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參數(shù)資料
| 型號： | IDTCV145NLG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 145 SERIES, PLL BASED CLOCK DRIVER, 19 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC72 |
| 封裝： | GREEN, VFQFPN-72 |
| 文件頁數(shù)： | 3/13頁 |
| 文件大?。?/td> | 116K |
| 代理商： | IDTCV145NLG |
COMMERCIALTEMPERATURERANGE
IDTCV145
1-TO-19DIFFERENTIALCLOCKBUFFER
11
BUFFER POWER-UP STATE DIAGRAM
S1
Delay
>0.25 ms
S0
Power Off
S2
Wait for input
clock and
de-assertion
PWRDWN#
S3
Normal
Operation
No Input Clock
PWRDWN# Asserted
BUFFER POWER-UP STATE MACHINE(1)
NOTE:
1. The total power up latency from power on to all outputs active must be less than 1ms
(assuming a valid clock is present on CLK_IN input). If power is valid and PWRDWN is
de-asserted but no input clocks are present on the CLK_IN input, DIF clocks must remain
disabled. Only after valid input clocks are detected, valid power, PWRDWN# de-asserted
with the PLL locked/stable and the DIF outputs enabled (doesn't apply to bypass mode).
State
Description
State0
Poweroff
State1
After3.3Vsupplyisdetectedtoriseabove1.8-2V,the
bufferentersstate1andinitiatesa0.2ms-0.3msdelay.The
totalpoweruplatencyfrompowerontoalloutputsactive
mustbelessthan1ms(assumeSRC_INisavailable)
State2
BufferwaitsforavalidclockontheSRC_INinputand
PDde-assertion.
State3
Only after SRC_IN and power valid, PD de-asserted
with the current mirror stable, or PLL lock, the DIF
outputsareenabled
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PDF描述 |
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