參數(shù)資料
型號： IDTCV145NLG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 145 SERIES, PLL BASED CLOCK DRIVER, 19 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC72
封裝： GREEN, VFQFPN-72
文件頁數(shù)： 13/13頁
文件大?。?/td> 116K
代理商： IDTCV145NLG
COMMERCIALTEMPERATURERANGE
IDTCV145
1-TO-19DIFFERENTIALCLOCKBUFFER
9
OUTPUT RELATIONAL TIMING PARAMETERS
PLL BANDWIDTH AND PEAKING
DC OPERATING CHARACTERISTICS
FollowingConditionsApplyUnlessOtherwiseSpecified:
Operating Condition: VDD/VDDA = 3.3V ± 5%
Symbol
Parameter
Test Conditions
Min.
Typ.
Max.
Unit
VDDA
3.3 V Core Supply Voltage
3.3 V ±5%
3.135
-
3.465
V
VDD
3.3 V I/O Supply Voltage
3.3 V ±5%
3.135
-
3.465
V
IDD
3.3 V Supply Current
3.3 V ±5%, 0 to 70C
-
450
600
mA
IDDPD
3.3 V Power Down Supply Current
3.3 V ±5%, 0 to 70C
-
20
36
mA
VIH
3.3 V Input High Voltage
Vdd
2.0
-
Vdd+0.3
V
VIL
3.3 V Input Low Voltage
Vss-0.3
-
0.8
V
IIL
Input Leakage Current
0 < Vin < Vdd
-5
-
5
A
Cin
Input Pin Capacitance
1.5
-
5
pF
Cout
Output Pin Capacitance
-
6
pF
Lpin
Pin Inductance
-
7
nH
Ta
Ambient Temperature
No Airflow
0
-
70
°C
Group
Parameter
Min.
Typ.
Max.
CLK_IN, DIF [x:0]
Input to Output Skew in PLL mode (1:1 only)
-500ps
0
+500ps
CLK_IN, DIF [x:0]
Input to Output Skew in non PLL mode (1:1 only)
2.5ns
4
4.5ns
DIF
DIFF[x:0] Pin-to-Pin Skew (output within same group)
0ps
115
125ps
DIF
DIFF[x:0] Pin-to-Pin Skew (across all outputs)
0ps
115
150ps
DIF
Accumulated Differential Phase Jitter
-100ps
0
+100ps
Group
Parameter
Min.
Typ.
Max.
Unit
DIF
PLL Peaking (HIGH_BW# = 0)
0
1
2.5
dB
DIF
PLL Peaking (HIGH_BW# = 1)
0
1
2
dB
DIF
PLL Bandwidth (HIGH_BW# = 0)
2
3.8
4
MHz
DIF
PLL Bandwidth (HIGH_BW# = 1)
0.7
0.9
1.4
MHz
Output phase jitter impact
(PCIe: including BW 1.5-22Mhz)
-
99
108
ps
Output phase jitter impact
(FBD/CSI: including BW 11-33Mhz)
-3
3
ps
Rms
DIF
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