參數(shù)資料
型號(hào)： IDTCV125PAG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： XO, clock
英文描述： PROGRAMMABLE FLEXPC CLOCK FOR P4 PROCESSOR
中文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
封裝： LEAD FREE, TSSOP-56
文件頁(yè)數(shù)： 15/24頁(yè)
文件大小： 159K
代理商： IDTCV125PAG
COMMERCIAL TEMPERATURE RANGE
IDTCV125
PROGRAMMABLE FLEXPC CLOCK FOR P4 PROCESSOR
15
CPU STOP FUNCTIONALITY
The CPU_STOP#signal is an active low input controlling the CPU outputs. This signal can be asserted asynchronously.
CPU_STOP# ASSERTION (TRANSITION FROM ‘1’ TO ‘0’)
Asserting CPU_STOP#pin stops all CPU outputs that are set to be stoppable after their next transition. When the SMBus CPU_STOP tri-state bit corresponding
to the CPU output of interest is programmed to a 0’, CPU output will stop CPU_True = High and CPU_Complement = Low. When the SMBus CPU_STOP#
tri-state bit corresponding to the CPU output of interest is programmed to a 1’, CPU outputs will be tri-stated.
CPU_STOP# - DE-ASSERTION (TRANSITION FROM ‘0’ TO ‘1’)
With the de-assertion of CPU_STOP#all stopped CPU outputs will resume without a glitch. The maximumlatency fromthe de-assertion to active outputs
is two to six CPU clock periods. If the control register tristate bit corresponding to the output of interest is programmed to 1’, then the stopped CPU outputs will
be driven High within 10nS of CPU_STOP#de-assertion to a voltage greater than 200mV.
CPU_STOP#
CPU
CPU#
CPU_STOP#
CPU
CPU#
CPU Internal
t
DRIVE
_CPU_Stop
10nS > 200mV
CPU_STOP#
1
0
CPU
Normal
I
REF
*6 or float
CPU#
Normal
Low
SRC
Normal
Normal
SRC#
Normal
Normal
PCIF/PCI
33MHz
33MHz
USB
48MHz
48MHz
DOT96
Normal
Normal
DOT96#
Normal
Normal
REF
14.318MHz
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PDF描述
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