參數(shù)資料
型號(hào)： IDTCV125PAG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： XO, clock
英文描述： PROGRAMMABLE FLEXPC CLOCK FOR P4 PROCESSOR
中文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56
封裝： LEAD FREE, TSSOP-56
文件頁(yè)數(shù)： 1/24頁(yè)
文件大小： 159K
代理商： IDTCV125PAG
COMMERCIAL TEMPERATURE RANGE
IDTCV125
PROGRAMMABLE FLEXPC CLOCK FOR P4 PROCESSOR
1
DECEMBER 2004
IDTCV125
COMME RCIAL T E MPE RAT URE RANGE
PROGRAMMABLE FLEXPC
CLOCK FOR P4 PROCESSOR
SM Bus
Controller
SEL
100/96MHz
Control
Logic
SRC CLK
Output Buffer
Stop Logic
48MHz/96MHz
Output BUffer
SDATA
SCLK
V
TT_
P
WRGD
#/PD
FSA.B.C
I
REF
SRC[6:1]
48MHz
DOT96
PLL3
SSC
N Programmable
PLL4
PCI[3:0], PCIF[1:0]
XTAL
Osc Amp
CPU CLK
Output Buffer
Stop Logic
X1
X2
I
REF
CPU[1:0]
REF
CPU_ITP/SRC7
PLL1
SSC
N Programmable
ITP_EN
PCI_STOP#
CPU_STOP#
LVDS
PLL2
SSC
SEL100/96#
LVDS CLK
Output Buffer
Stop Logic
I
REF
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2004 Integrated Device Technology, Inc.
DSC 6552/14
FEATURES:
Power management control suitable for notebook applications
One high precision PLL for CPU, SSC and N programming
One high precision PLL for SRC/PCI, supports 100MHz output
frequency, SSC and N programming
One high precision PLL for LVDS. Supports 100/96MHz output
frequency, SSC programming
One high precision PLL for 96MHz/48MHz
Band-gap circuit for differential outputs
Support spread spectrum modulation, –0.5 down spread and
others
Support SMBus block read/write, index read/write
Selectable output strength for REF
Allows for CPU frequency to change to a slower frequency to
conserve power when an application is less execution-
intensive
Smooth transition for N programming
Available in TSSOP package
FUNCTIONAL BLOCK DIAGRAM
DESCRIPTION:
IDTCV125 is a 56 pin clock device, incorporating both Intel CK410Mand
CKSSCD requirements, for Intel advance P4 processors. The CPU output
buffer is designed to support up to 400MHz processor. This chip has four PLLs
inside for CPU, SRC/PCI, LVDS, and 48MHz/DOT96 IO clocks. This device
also implements Band-gap referenced I
REF
to reduce the impact of V
DD
variation
on differential outputs, which can provide more robust systemperformance.
Static PLL frequency divide error can be as low as 36 ppm worse case 114
ppm providing high accuracy output clock. Each CPU/SRC/LVDS has its own
Spread Spectrumselection.
OUTPUTS:
2*0.7V current –mode differential CPU CLK pair
6*0.7V current –mode differential SRC CLK pair
One CPU_ITP/SRC selectable CLK pair
6*PCI, 2 free running, 33.3MHz
1*96MHz, 1*48MHz
1*REF
One 100/96 MHz differential LVDS
K EY SPECIFICATION:
CPU/SRC CLK cycle to cycle jitter < 85ps
PCI CLK cycle to cycle jitter < 250ps
Static PLL frequency divide error < 114 ppm
Static PLL frequency divide error for 48MHz < 5 ppm
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PDF描述
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