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參數資料
| 型號： | IDT82V3358EDG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 17/139頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SYNC ETHERNET 64TQFP |
| 標準包裝： | 160 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP 裸露焊盤 |
| 供應商設備封裝： | 64-TQFP-EP（10x10） |
| 包裝： | 托盤 |
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IDT82V3358
SYNCHRONOUS ETHERNET WAN PLL
Programming Information
113
May 19, 2009
PHASE_OFFSET[9:8]_CNFG - Phase Offset Configuration 2
Address:7BH
Type: Read / Write
Default Value: 0XXXXX00
Bit
Name
Description
7PH_OFFSET_EN
This bit determines whether the input-to-output phase offset is enabled.
0: Disabled. (default)
1: Enabled.
6 - 2
-
Reserved.
1 - 0
PH_OFFSET[9:8]
These bits represent a 2’s complement signed integer. If the value is multiplied by 0.61, the input-to-output phase offset in ns
to adjust will be gotten.
76543210
PH_OFFSET_E
N
-
PH_OFFSET9
PH_OFFSET8
相關PDF資料 |
PDF描述 |
|---|---|
| IDTCSPT857DNLG8 | IC PLL CLK DVR SDRAM 40-VFQFPN |
| IDTCV105EPVG8 | IC CLK GEN DESKTOP PC 48-SSOP |
| IDTCV110NPVG | IC FLEXPC CLK PROGR P4 56-SSOP |
| IDTCV115-2PVG | IC FLEXPC CLK PROGR P4 56-TSSOP |
| IDTCV115FPVG | IC FLEXPC CLK PROGR P4 56-SSOP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| IDT82V3358EDG8 | 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SYNC ETHERNET 64TQFP |
| IDT82V3380 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET WAN PLL |
| IDT82V3380A | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
| IDT82V3380AEQGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
| IDT82V3380APFGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SYNCHRONOUS ETHERNET IDT WAN PLL? |
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