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參數(shù)資料
| 型號： | IDT82V3280PFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 93/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3280PFG |
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IDT82V3280
WAN PLL
Functional Description
28
December 9, 2008
3.7.3
PHASE LOCK ALARM (T0 ONLY)
A phase lock alarm will be raised when the selected input clock can
not be locked in T0 DPLL within a certain period. This period can be cal-
culated as follows:
Period (sec.) = TIME_OUT_VALUE[5:0] X MULTI_FACTOR[1:0]
The phase lock alarm is indicated by the corresponding
INn_PH_LOCK_ALARM bit (14
≥ n ≥ 1).
The phase lock alarm can be cleared by the following two ways, as
selected by the PH_ALARM_TIMEOUT bit:
Be cleared when a ‘1’ is written to the corresponding
INn_PH_LOCK_ALARM bit;
Be cleared after the period (= TIME_OUT_VALUE[5:0] X
MULTI_FACTOR[1:0] in second) which starts from when the
alarm is raised.
The selected input clock with a phase lock alarm is disqualified for T0
DPLL locking.
Note that no phase lock alarm is raised if the T4 selected input clock
can not be locked.
Table 12: Related Bit / Register in Chapter 3.7
Bit
Register
Address (Hex)
FAST_LOS_SW
PHASE_LOSS_FINE_LIMIT_CNFG
5B *
PH_LOS_FINE_LIMT[2:0]
FINE_PH_LOS_LIMT_EN
MULTI_PH_8K_4K_2K_EN
PHASE_LOSS_COARSE_LIMIT_CNFG
5A *
WIDE_EN
PH_LOS_COARSE_LIMT[3:0]
COARSE_PH_LOS_LIMT_EN
T0_DPLL_SOFT_FREQ_ALARM
OPERATING_STS
52
T4_DPLL_SOFT_FREQ_ALARM
T0_DPLL_LOCK
T4_DPLL_LOCK
DPLL_FREQ_SOFT_LIMT[6:0]
DPLL_FREQ_SOFT_LIMIT_CNFG
65
FREQ_LIMT_PH_LOS
DPLL_FREQ_HARD_LIMT[15:0]
DPLL_FREQ_HARD_LIMIT[15:8]_CNFG,
DPLL_FREQ_HARD_LIMIT[7:0]_CNFG
67, 66
T4_STS 1
INTERRUPTS3_STS
0F
T4_STS 2
INTERRUPTS3_ENABLE_CNFG
12
TIME_OUT_VALUE[5:0]
PHASE_ALARM_TIME_OUT_CNFG
08
MULTI_FACTOR[1:0]
INn_PH_LOCK_ALARM (14
≥ n ≥ 1)
IN1_IN2_STS ~ IN13_IN14_STS
43 ~ 49
PH_ALARM_TIMEOUT
INPUT_MODE_CNFG
09
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 5A and 5B registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MS27467E25B19SC | CONN PLUG 19POS STRAIGHT W/SCKT |
| IDT82V3280DQG | IC PLL WAN SE STRATUM 2 100-TQFP |
| MS27467E25B19SB | CONN PLUG 19POS STRAIGHT W/SCKT |
| IDT82V3280PFG8 | IC PLL WAN SE STRATUM 2 100-TQFP |
| MS3127E20-41P | CONN RCPT 41POS BOX MNT W/PINS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT82V3280PFGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL |
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