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參數(shù)資料
| 型號： | IDT82P2284BB |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 3/363頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX T1/J1/E1 4CHAN 208-PBGA |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | T1，E1，J1 |
| 電源電壓： | 1.8V, 3.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-BGA |
| 供應(yīng)商設(shè)備封裝： | 208-PBGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2284BB |
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IDT82P2284
QUAD T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
100
February 25, 2008
3.22 ENCODER
3.22.1 LINE CODE RULE
3.22.1.1 T1/J1 Mode
In T1/J1 mode, the B8ZS line code rule or the AMI line code rule can
be selected by the T_MD bit.
3.22.1.2 E1 Mode
In E1 mode, the HDB3 line code rule or the AMI line code rule can be
selected by the T_MD bit.
3.22.2 BPV ERROR INSERTION
For test purpose, a BPV error can be inserted to the data stream to
be transmitted by a transition from ‘0’ to ‘1’ on the BPV_INS bit.
3.22.3 ALL ‘ONE’S INSERTION
When the LOS is detected in the receive path, all ‘One’s will be
inserted automatically to the data stream to be transmitted by setting the
ATAO bit.
3.23 TRANSMIT JITTER ATTENUATOR
The Transmit Jitter Attenuator of each link can be chosen to be used
or not. This selection is made by the TJA_E bit.
The Jitter Attenuator consists of a FIFO and a DPLL, as shown in
The FIFO is used as a pool to buffer the jittered input data, then the
data is clocked out of the FIFO by a de-jittered clock. The depth of the
FIFO can be 32 bits, 64 bits or 128 bits, as selected by the TJA_DP[1:0]
bits. Accordingly, the constant delay produced by the Jitter Attenuator is
16 bits, 32 bits or 64 bits. The 128-bit FIFO is used when large jitter
tolerance is expected, and the 32-bit FIFO is used in delay sensitive
applications.
The DPLL is used to generate a de-jittered clock to clock out the data
stored in the FIFO. The DPLL can only attenuate the incoming jitter
whose frequency is above Corner Frequency (CF). The jitter which
frequency is lower than the CF passes through the DPLL without any
attenuation. In T1/J1 applications, the CF of the DPLL can be 5 Hz or
1.26 Hz, as selected by the TJA_BW bit. In E1 applications, the CF of
the DPLL can be 6.77 Hz or 0.87 Hz, as selected by the TJA_BW bit.
The lower the CF is, the longer time is needed to achieve synchroniza-
tion.
If the incoming data moves faster than the outgoing data, the FIFO
will overflow. If the incoming data moves slower than the outgoing data,
the FIFO will underflow. The overflow or underflow is captured by the
TJA_IS bit. When the TJA_IS bit is ‘1’, an interrupt will be reported on
the INT pin if enabled by the TJA_IE bit.
To avoid overflowing or underflowing, the JA-Limit function can be
enabled by setting the TJA_LIMT bit. When the JA-Limit function is
enabled, the speed of the outgoing data will be adjusted automatically if
the FIFO is close to its full or emptiness. The criteria of speed adjust-
ment start are listed in Table 6. Though the LA-Limit function can reduce
the possibility of FIFO overflow and underflow, the quality of jitter attenu-
ation is deteriorated.
Selected by the TJITT_TEST bit, the real time interval between the
read and write pointer of the FIFO or the peak-peak interval between the
read and write pointer of the FIFO can be indicated in the TJITT[6:0]
bits. When the TJITT_TEST bit is ‘0’, the current interval between the
read and write pointer of the FIFO will be written into the TJITT[6:0] bits.
When the TJITT_TEST bit is ‘1’, the current interval is compared with
the old one in the TJITT[6:0] bits and the larger one will be indicated by
the TJITT[6:0] bits.
The performance of Receive Jitter Attenuator meets the ITUT I.431,
G.703, G.736 - 739, G.823, G.824, ETSI 300011, ETSI TBR 12/13,
AT&T TR62411, TR43802, TR-TSY 009, TR-TSY 253, TR-TRY 499
standards. Refer to Chapter 7.10 Jitter Tolerance and Chapter 7.10
Jitter Tolerance for details.
Table 58: Related Bit / Register In Chapter 3.22
Bit
Register
Address (Hex)
T_MD
Transmit Configuration 0
022, 122, 222, 322
BPV_INS
Maintenance Function Control 2
031, 131, 231, 331
ATAO
Maintenance Function Control 1
02C, 12C, 22C, 32C
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82P2288BBG | TXRX OCTAL T1/E1/J1 256-PBGA |
| IDT82P2521BHG | IC LIU E1 21+1CH SHORT 640-PBGA |
| IDT82P2816BBG | IC LINE INTERFACE UNIT 416-PBGA |
| IDT82P2821BH | IC LIU T1/J1/E1 21+1CH 640-PBGA |
| IDT82P2828BHG | IC LIU T1/J1/E1 28+1CH 640-PBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT82P2284BB8 | 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2284BBG | 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:驅(qū)動器 驅(qū)動器/接收器數(shù):4/0 規(guī)程:RS422 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC N 包裝:帶卷 (TR) |
| IDT82P2284BBG8 | 功能描述:TXRX T1/J1/E1 4CHAN 208-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2288 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Octal T1/E1/J1 Long Haul Short Haul Transceiver |
| IDT82P2288_08 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Octal T1/E1/J1 Long Haul / Short Haul Transceiver |
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