DIGITAL SWITCH 512 x 512
參數(shù)資料
型號： IDT72V70200PFG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 11/23頁
文件大小： 0K
描述： IC DGTL SW 512X512 3.3V 100-TQFP
標(biāo)準(zhǔn)包裝： 750
系列： 72V
類型： 多路復(fù)用器
電路： 1 x 16:16
獨(dú)立電路： 1
電壓電源： 單電源
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 帶卷 (TR)
其它名稱： 72V70200PFG8
19
COMMERCIALTEMPERATURERANGE
IDT72V70200 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 512 x 512
tALW
ADDRESS
DATA
tADS
tADH
ALE
5711 drw14
tRW
tWW
tCSRW
tALRD
tCSR
tCSW
tDHW
tDHR
tAKH
tDDR
tDSW
tSWD
tALWR
tAKD
AD0-AD7
D8-D15
CS
RD
WR
DTA
Figure 11. Multiplexed Bus Timing (Intel Mode)
AC ELECTRICAL CHARACTERISTICS - MULTIPLEXED BUS TIMING (INTEL)
NOTE:
1. High Impedance is measured by pulling to the appropriate rail with R
L, with timing corrected to cancel time taken to discharge CL.
Symbol
Parameter
Min.
Typ.
Max.
Units
Test Conditions
tALW
ALE Pulse Width
20
ns
tADS
Address Setup from ALE falling
3
ns
tADH
Address Hold from ALE falling
3
ns
tALRD
RD Active after ALE falling
3
ns
tDDR
Data Setup from
DTA LOW on Read
5
ns
CL = 150pF
tCSRW
CS Hold after RD/WR
5ns
tRW
RD Pulse Width (Fast Read)
45
ns
tCSR
CS Setup from RD
0ns
tDHR(1)
Data Hold after
RD
10
20
ns
CL = 150pF, RL = 1K
tWW
WR Pulse Width (Fast Write)
45
ns
tALWR
WR Delay after ALE falling
3
ns
tCSW
CS Setup from WR
0ns
tDSW
Data Setup from
WR (FastWrite)
20
ns
tSWD
Valid Data Delay on Write (Slow Write)
122
ns
tDHW
Data Hold after
WR Inactive
5
ns
tAKD
Acknowledgment Delay:
Reading/WritingRegisters
43/43
ns
CL = 150pF
Reading/Writing Memory
760/750
ns
CL = 150pF
tAKH(1)
Acknowledgment Hold Time
22
ns
CL = 150pF, RL = 1K
相關(guān)PDF資料
PDF描述
ICS843051AGLF IC CLK GEN GIG ETH LVPECL 8TSSOP
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IDT72V70800TFG8 IC DGTL SW 512X512 3.3V 64-STQFP
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參數(shù)描述
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