IDT72V3623/72V3633/72V3643 CMOS 3.3V SyncBiFIFOTM WITH B" />
參數(shù)資料
型號(hào): IDT72V3633L10PF
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 14/28頁(yè)
文件大?。?/td> 0K
描述: IC FIFO SYNC 512X36 10NS 128TQFP
標(biāo)準(zhǔn)包裝: 72
系列: 72V
功能: 異步,同步
存儲(chǔ)容量: 18.4K(512 x 36)
數(shù)據(jù)速率: 100MHz
訪問(wèn)時(shí)間: 10ns
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x20)
包裝: 托盤(pán)
其它名稱: 72V3633L10PF
21
COMMERCIAL TEMPERATURERANGE
IDT72V3623/72V3633/72V3643 CMOS 3.3V SyncBiFIFOTM WITH BUS-MATCHING
256 x 36, 512 x 36, 1,024 x 36
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and load of the first word to the output register may occur one CLKB
cycle later than shown.
2. If Port B size is word or byte, OR is set LOW by the last word or byte read from the FIFO, respectively.
Figure 11. OR Flag Timing and First Data Word Fall Through when FIFO is Empty (FWFT Mode)
CSA
W/RA
MBA
IR
A0-A35
CLKB
OR
CSB
W/RB
MBB
ENA
ENB
B0-B35
CLKA
4662 drw13
12
3
tCLKH
tCLKL
tCLK
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tREF
tENH
tA
Old Data in FIFO Output Register
W1
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
FIFO Empty
tENS2
相關(guān)PDF資料
PDF描述
IDT723623L12PF IC FIFO SYNC 1KX9 12NS 128QFP
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IDT72V831L15TFI IC SYNC FIFO 2048X9 15NS 64QFP
IDT72V831L10TF IC SYNC FIFO 2048X9 10NS 64QFP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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IDT72V3633L15PF8 功能描述:IC FIFO SYNC 512X36 15NS 128TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K(16K x 18) 數(shù)據(jù)速率:100MHz 訪問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP(14x14) 包裝:托盤(pán) 其它名稱:72271LA10PF
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