IDT72V3611 3.3V, CMOS SyncFIFOTM 64 x 36 COMMERCIALTEMPERATURERANGE Figure 8. Timing for AF A" />
參數(shù)資料
型號： IDT72V3611L15PF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 7/19頁
文件大小： 0K
描述： IC FIFO SYNC 64X36 15NS 120-TQFP
標(biāo)準(zhǔn)包裝： 45
系列： 72V
功能： 同步
存儲容量： 2.3K（64 x 36）
數(shù)據(jù)速率： 67MHz
訪問時間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 120-LQFP
供應(yīng)商設(shè)備封裝： 120-TQFP（14x14）
包裝： 托盤
其它名稱： 72V3611L15PF
15
IDT72V3611 3.3V, CMOS SyncFIFOTM
64 x 36
COMMERCIALTEMPERATURERANGE
Figure 8. Timing for AF
AF
AF when the FIFO is Almost-Full
Figure 9. Timing for Mail1 Register and MBF1
MBF1
MBF1 Flag
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for AF to transition HIGH in the next CLKA cycle. If the time between the rising CLKA edge and
rising CLKB edge is less than tSKEW2, then AF may transition HIGH one CLKA cycle later than shown.
2. FIFO write (CSA = L, W/RA = H, MBA = L), FIFO read (CSB = L, W/RB = L, MBB = L).
NOTE:
1. Port-B parity generation off (PGB = L)
AF
CLKA
ENB
4657 drw 11
ENA
CLKB
12
tSKEW2(1)
tENS2
tENH2
tPAF
tENS2
tENH2
tPAF
[64-(X+1)] Words in FIFO
(64-X) Words in FIFO
4657 drw 12
CLKA
ENA
A0 - A35
MBA
CSA
W/
RA
CLKB
MBF1
CSB
MBB
ENB
B0 - B35
W/
RB
W1
tENS1
tENH1
tDS
tDH
tPMF
tEN
tMDV
tPMR
tENS2
tENH2
tDIS
W1 (Remains valid in Mail1 Register after read)
FIFO Output Register
tENS1
tENH1
tENS1
tENH1
tENS1
tENH1
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PDF描述
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