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參數(shù)資料
| 型號： | IDT723641L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | Quad, High Slew Rate, Single-Supply, Op Amp 14-PDIP -40 to 105 |
| 中文描述： | 1K X 36 OTHER FIFO, 11 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數(shù)： | 15/23頁 |
| 文件大?。?/td> | 269K |
| 代理商： | IDT723641L15PF |
IDT723631/723641/723651 CMOS SyncFIFO
512 x 36, 1024 x 36, 2048 x 36
COMMERCIAL TEMPERATURE RANGE
15
NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output
register in three CLKB cycles. If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and
the first word load to the output register may occur one CLKB cycle later than shown.
CSA
W
R
A
MBA
IR
A0 - A35
CLKB
OR
CSB
W
/RB
MBB
ENA
ENB
B0 -B35
CLKA
1
2
3
3023 drw 09
t
CLKH
t
CLKL
t
CLK
t
ENS2
t
ENS1
t
ENH2
t
ENH1
t
DS
t
DH
t
SKEW1
t
CLK
t
CLKL
t
POR
t
POR
t
ENS1
t
ENH1
t
A
Old Data in FIFO Output Register
W1
Old Data in FIFO1 Output Register
LOW
HIGH
LOW
HIGH
LOW
t
CLKH
W1
HIGH
(1)
Figure 6. OR Flag Timing and First Data Word Fallthrough when the FIFO is Empty
相關(guān)PDF資料 |
PDF描述 |
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