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參數(shù)資料
| 型號： | IDT723612L30PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | BiCMOS SyncBiFIFOO 64 x 36 x 2 |
| 中文描述： | 64 X 36 BI-DIRECTIONAL FIFO, 15 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數(shù)： | 12/29頁 |
| 文件大?。?/td> | 350K |
| 代理商： | IDT723612L30PF |
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12
COMMERCIAL TEMPERATURE RANGE
IDT723612 BiCMOS SyncBiFIFO
64 x 36 x 2
inputs. When data is read from a port with parity generation
selected, the lower eight bits of each byte are used to generate
a parity bit according to the level on the ODD/
EVEN
select.
The generated parity bits are substituted for the levels origi-
nally written to the most significant bits of each byte as the
word is read to the data outputs.
Parity bits for FIFO data are generated after the data is
read from SRAM and before the data is written to the output
register. Therefore, the port-A parity generate select (PGA)
and odd/even parity select (ODD/
EVEN
) have setup and hold
time constraints to the port-A clock (CLKA) and the port-B
parity generate select (PGB) and ODD/
EVEN
have setup and
hold-time constraints to the port-B clock (CLKB). These
timing constraints only apply for a rising clock edge used to
read a new word to the FIFO output register.
The circuit used to generate parity for the mail1 data is
shared by the port-B bus (B0-B35) to check parity and the
circuit used to generate parity for the mail2 data is shared by
the port-A bus (A0-A35) to check parity. The shared parity
trees of a port are used to generate parity bits for the data in
a mail register when the port write/read select (W/
R
A, W/
R
B)
input is LOW, the port mail select (MBA, MBB) input is HIGH,
chip select (
CSA
,
CSB
) is LOW, enable (ENA, ENB) is HIGH,
and port parity generate select (PGA, PGB) is HIGH. Gener-
ating parity for mail register data does not change the contents
of the register.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT723612L30PQF | BiCMOS SyncBiFIFOO 64 x 36 x 2 |
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| IDT723613L20PQFI | CMOS Clocked FIFO With Bus Matching and Byte Swapping 64 x 36 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT723613L15PF | 功能描述:IC CLOCKED FIFO 64X36 120-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT723613L15PF8 | 功能描述:IC CLOCKED FIFO 64X36 120-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT723613L15PQF | 功能描述:IC CLOCKED FIFO 64X36 132-PQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪問時間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤 其它名稱:72271LA10PF |
| IDT723613L20PF | 功能描述:IC CLOCKED FIFO 64X36 120-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
| IDT723613L20PF8 | 功能描述:IC CLOCKED FIFO 64X36 120-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數(shù)據(jù)速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:24-PDIP 包裝:管件 其它名稱:74F433 |
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