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參數(shù)資料
| 型號(hào)： | IDT7134LA25FI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
| 中文描述： | 4K X 8 DUAL-PORT SRAM, 25 ns, CQFP48 |
| 封裝： | CERAMIC, FP-48 |
| 文件頁(yè)數(shù)： | 6/11頁(yè) |
| 文件大?。?/td> | 160K |
| 代理商： | IDT7134LA25FI |
IDT7134SA/LA
High-Speed 4K x 8 Dual-Port Static SRAM Military, Industrial and Commercial Temperature Ranges
6
NOTES:
1. Transition is measured ±500mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. 'X' in part number indicates power rating (SA or LA).
4. Industrial temperature: for other speeds, packages and powers contact your sales office.
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage
(3,4)
7134X20
Com'l Only
7134X25
Com'l &
Military
7134X35
Com'l &
Military
Unit
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
20
____
25
____
35
____
ns
t
AA
Address Access Time
____
20
____
25
____
35
ns
t
ACE
Chip Enable Access Time
____
20
____
25
____
35
ns
t
AOE
Output Enable Access Time
____
15
____
15
____
20
ns
t
OH
Output Hold from Address Change
0
____
0
____
0
____
ns
t
LZ
Output Low-Z Time
(1,2)
0
____
0
____
0
____
ns
t
HZ
Output High-Z Time
(1,2)
____
15
____
15
____
20
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
20
____
25
____
35
ns
2720 tbl 09a
7134X45
Com'l &
Military
7134X55
Com'l, Ind
& Military
7134X70
Com'l &
Military
Unit
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
45
____
55
____
70
____
ns
t
AA
Address Access Time
____
45
____
55
____
70
ns
t
ACE
Chip Enable Access Time
____
45
____
55
____
70
ns
t
AOE
Output Enable Access Time
____
25
____
30
____
40
ns
t
OH
Output Hold from Address Change
0
____
0
____
0
____
ns
t
LZ
Output Low-Z Time
(1,2)
5
____
5
____
5
____
ns
t
HZ
Output High-Z Time
(1,2)
____
20
____
25
____
30
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
45
____
50
____
50
ns
2720 tbl 09b
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT7134SA70FI | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
| IDT7134SA70JI | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
| IDT7134SA70L48I | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
| IDT7134LA25JI | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
| IDT7134LA25L48I | HIGH-SPEED 4K x 8 DUAL-PORT STATIC SRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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