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參數(shù)資料
| 型號(hào)： | IDT70V639S12BFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 128K x 18 ASYNCHRONOUS DUAL-PORT STATIC RAM |
| 中文描述： | 128K X 18 DUAL-PORT SRAM, 12 ns, PBGA208 |
| 封裝： | 15 X 15 MM, 1.40 MM HEIGHT, 0.80 MM PITCH, FPBGA-208 |
| 文件頁(yè)數(shù)： | 16/23頁(yè) |
| 文件大小： | 187K |
| 代理商： | IDT70V639S12BFI |
IDT70V639S
High-Speed 3.3V 128K x 18 Asynchronous Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Preliminary
16
7'1A'
1&,023+
.A
BUSY
7(,(2
CE
&
8-
S
:3
)=
"
"
.A
&
BUSY
7(2,(27,,8'
8-
S
:3
)=
"
"
NOTES:
1. All timng is the same for left and right ports. Port
“
A
”
may be either the left or right port. Port
“
B
”
is the port opposite fromport
“
A
”
.
2. If t
APS
is not satisfied, the
BUSY
signal will be asserted on one side or another but there is no guarantee on which side
BUSY
will be asserted.
5621 drw 14
ADDR
"A"
and
"B"
ADDRESSES MATCH
CE
"A"
CE
"B"
BUSY
"B"
t
APS
t
BAC
t
BDC
(2)
5621 drw 15
ADDR
"A"
ADDRESS "N"
ADDR
"B"
BUSY
"B"
t
APS
t
BAA
t
BDA
(2)
MATCHING ADDRESS "N"
70V639S10
Com'l Only
70V639S12
Com'l
& Ind
70V639S15
Com'l
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Mn.
Max.
Unit
INTERRUPT TIMING
t
AS
Address Set-up Time
0
____
0
____
0
____
ns
t
WR
Write Recovery Time
0
____
0
____
0
____
ns
t
INS
Interrupt Set Time
____
10
____
12
____
15
ns
t
INR
Interrupt Reset Time
____
10
____
12
____
15
ns
5621 tbl 15
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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