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參數(shù)資料
| 型號(hào)： | IDT70V28L20PFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 64K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 64K X 16 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100 |
| 文件頁(yè)數(shù)： | 13/17頁(yè) |
| 文件大小： | 152K |
| 代理商： | IDT70V28L20PFI |
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13
IDT70V28L
High-Speed 3.3V 64K x 16 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
)4)$5,A5
!!/#
8;5)
!/#
NOTES:
1. All timng is the same for left and right ports. Port
“
A
”
may be either the left or right port. Port
“
B
”
is the port opposite fromport
“
A
”
.
2. Refer to Interrupt Truth Table.
3. Timng depends on which enable signal (
CE
or R/
W
) is asserted last.
4. Timng depends on which enable signal (
CE
or R/
W
) is de-asserted first.
5. Refer to Truth Table I - Chip Enable.
NOTES:
1.
2.
3.
4.
5. Refer to Truth Table I - Chip Enable.
Assumes
BUSY
L
=
BUSY
R
=V
IH
.
If
BUSY
L
= V
IL
, then no change.
If
BUSY
R
= V
IL
, then no change.
INT
L
and
INT
R
must be initialized at power-up.
4849 drw 15
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"
R/
W
"A"
t
AS
t
WC
t
WR
(3)
(4)
t
INS
(3)
INT
"B"
(2)
4849 drw 16
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"
OE
"B"
t
AS
t
RC
(3)
t
INR
(3)
INT
"B"
(2)
Left Port
Right Port
Function
R/
W
L
CE
L
OE
L
A
15L
-A
0L
INT
L
R/
W
R
CE
R
OE
R
A
15R
-A
0R
INT
R
L
L
X
FFFF
X
X
X
X
X
L
(2)
Set Right
INT
R
Flag
X
X
X
X
X
X
L
L
FFFF
H
(3)
Reset Right
INT
R
Flag
X
X
X
X
L
(3)
L
L
X
FFFE
X
Set Left
INT
L
Flag
X
L
L
FFFE
H
(2)
X
X
X
X
X
Reset Left
INT
L
Flag
4849 tbl 16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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