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參數(shù)資料
| 型號(hào)： | IDT70V28L20PFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類(lèi)： | DRAM |
| 英文描述： | HIGH-SPEED 3.3V 64K x 16 DUAL-PORT STATIC RAM |
| 中文描述： | 64K X 16 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100 |
| 文件頁(yè)數(shù)： | 12/17頁(yè) |
| 文件大?。?/td> | 152K |
| 代理商： | IDT70V28L20PFI |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)當(dāng)前第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)
IDT70V28L
High-Speed 3.3V 64K x 16 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
12
94(;4
()'*+,
70V28L15
Com'l Only
70V28L20
Com'l
& Ind
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Unit
INTERRUPT TIMING
t
AS
Address Set-up Time
0
____
0
____
ns
t
WR
Write Recovery Time
0
____
0
____
ns
t
INS
Interrupt Set Time
____
15
____
20
ns
t
INR
Interrupt Reset Time
____
15
____
20
ns
4849 tbl 15
8;
BUSY
$'$+
CE
)
%7
S
-,
52
#
!"#
8;
)
BUSY
$+'$+''%4
%7
S
-,
52
#
#
NOTES:
1. All timng is the same for left and right ports. Port
“
A
”
may be either the left or right port. Port
“
B
”
is the port opposite fromport
“
A
”
.
2. If t
APS
is not satisfied, the
BUSY
signal will be asserted on one side or another but there is no guarantee on which side
BUSY
will be asserted.
3. Refer to Truth Table I - Chip Enable.
4849 drw 13
ADDR
"A"
and
"B"
ADDRESSES MATCH
CE
"A"
CE
"B"
BUSY
"B"
t
APS
t
BAC
t
BDC
(2)
4849 drw 14
ADDR
"A"
ADDRESS "N"
ADDR
"B"
BUSY
"B"
t
APS
t
BAA
t
BDA
(2)
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PDF描述 |
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