參數(shù)資料
型號： IDT70V18L20PF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 3.3V 64K x 9 DUAL-PORT STATIC RAM
中文描述： 64K X 9 DUAL-PORT SRAM, 20 ns, PQFP100
封裝： TQFP-100
文件頁數(shù)： 6/17頁
文件大小： 146K
代理商： IDT70V18L20PF
IDT70V18L
High-Speed 3.3V 64K x 9 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Preliminary
6
)=:=:=
8;'+
/#
NOTES:
1. Timng depends on which signal is asserted last,
OE
or
CE
.
2. Timng depends on which signal is de-asserted first
CE
or
OE
.
3. t
BDD
delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations
BUSY
has no
relation to valid output data.
4. Start of valid data depends on which timng becomes effective last t
AOE
, t
ACE
, t
AA
or t
BDD
.
5.
SEM
= V
IH
.
6. Refer toTruth Table I - Chip Enable.
CE
(6)
4854 drw 06
t
PU
I
CC
I
SB
t
PD
50%
50%
.
t
RC
R/
W
CE
(6)
ADDR
t
AA
t
ACE
OE
4854 drw 05
(4)
(4)
t
AOE
(4)
(1)
t
LZ
t
OH
(2)
t
HZ
(3,4)
t
BDD
DATA
OUT
BUSY
OUT
VALID DATA
(4)
)'
Input Pulse Levels
Figure 1. AC Output Load
Input Rise/Fall Times
Input Timng Reference Levels
Output Reference Levels
Output Load
GND to 3.0V
3ns Max.
1.5V
1.5V
Figures 1 and 2
4854 tbl 11
4854 drw04
590
30pF
435
3.3V
DATA
OUT
BUSY
INT
590
5pF*
435
3.3V
DATA
OUT
4854 drw 03
Figure 2. Output Test Load
(for t
LZ
, t
HZ
, t
WZ
, t
OW
)
*Including scope and jig.
相關(guān)PDF資料
PDF描述
IDT70V18L20PFI HIGH-SPEED 3.3V 64K x 9 DUAL-PORT STATIC RAM
IDT70V24L15PF HIGH-SPEED 3.3V 4K x 16 DUAL-PORT STATIC RAM
IDT70V24L55PFI HIGH-SPEED 3.3V 4K x 16 DUAL-PORT STATIC RAM
IDT70V24S15G HIGH-SPEED 3.3V 4K x 16 DUAL-PORT STATIC RAM
IDT70V24S15GI HIGH-SPEED 3.3V 4K x 16 DUAL-PORT STATIC RAM
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參數(shù)描述
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