參數(shù)資料
型號： IDT70T3599S-200DR
廠商： Integrated Device Technology, Inc.
英文描述： HIGH-SPEED 2.5V 256/128/64K x 36 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
中文描述： 高速與3.3V 2.5V的256/128/64K × 36 SYNCHRONOU S雙，端口靜態(tài)RAM或2.5V的接口
文件頁數(shù)： 20/28頁
文件大?。?/td> 442K
代理商： IDT70T3599S-200DR
6.42
IDT70T3519/99/89S
High-Speed 2.5V 256/128/64K x 36 Dual-Port Synchronous Static RAM Industrial and Commercial Temperature Ranges
Truth Table III — Interrupt Flag
(1)
Left Port
Right Port
Function
CLK
L
R/
W
L
(2)
CE
L
(2)
A
17L
-A
0L
(3,4,5)
INT
L
CLK
R
R/
W
R
(2)
CE
R
(2)
A
17R
-A
0R
(3,4,5)
INT
R
↑
L
L
3FFFF
X
↑
X
X
X
L
Set Right
INT
R
Flag
↑
X
X
X
X
↑
H
L
3FFFF
H
Reset Right
INT
R
Flag
↑
X
X
X
L
↑
L
L
3FFFE
X
Set Left
INT
L
Flag
↑
H
L
3FFFE
H
↑
X
X
X
X
Reset Left
INT
L
Flag
5666 tbl 12
NOTES:
1.
INT
L
and
INT
R
must be initialized at power-up by Resetting the flags.
2.
CE
0 =
V
IL
and
CE
1 =
V
IH
.
R/
W
and CE
are synchronous with respect to the clock and need valid set-up and hold times.
3. A17
X
is a NC for IDT70T3599, therefore Interrupt Addresses are 1FFFF and 1FFFE.
4. A17
X
and A16
X
are NC's for IDT70T3589, therefore Interrupt Addresses are FFFF and FFFE.
5. Address is for internal register, not the external bus, i.e., address needs to be qualified by one of the Address counter control signals.
Waveform of Interrupt Timing
(2)
NOTES:
1.
CE
0 =
V
IL
and
CE
1 =
V
IH
2. All timing is the same for Left and Right ports.
3. Address is for internal register, not the external bus, i.e., address needs to be qualified by one of the Address counter control signals.
t
SW
t
HW
3FFFF
CLK
R
CE
R
(1)
ADDRESS
R
(3)
t
SA
t
HA
3FFFF
t
SC
t
HC
t
INR
CLK
L
R/
W
L
ADDRESS
L
(3)
CE
L
(1)
t
SA
t
HA
t
SC
t
HC
5666 drw 19
INT
R
t
INS
R/
W
R
t
SW
t
HW
相關(guān)PDF資料
PDF描述
IDT70T3599S200DRI HIGH-SPEED 2.5V 256/128/64K x 36 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3599S-200DRI HIGH-SPEED 2.5V 256/128/64K x 36 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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參數(shù)描述
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