參數(shù)資料
型號(hào)： IDT70T3319S133BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： DRAM
英文描述： HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
中文描述： 256K X 18 DUAL-PORT SRAM, 15 ns, PBGA256
封裝： 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
文件頁(yè)數(shù)： 13/28頁(yè)
文件大小： 485K
代理商： IDT70T3319S133BC
6.42
IDT70T3339/19/99S
High-Speed 2.5V 512/256/128K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
PRELIMINARY
Timing Waveform of Read Cycle for Pipelined Operation
(
FT
/PIPE
'X'
= V
IH
)
(2)
Timing Waveform of Read Cycle for Flow-through Output
(
FT
/PIPE
"X"
= V
IL
)
(2,6)
NOTES:
1.
OE
is asynchronously controlled; all other inputs depicted in the above waveforms are synchronous to the rising clock edge.
2.
ADS
= V
IL
,
CNTEN
and
REPEAT
= V
IH
.
3. The output is disabled (High-Impedance state) by
CE
0
= V
IH
, CE
1
= V
IL
,
UB
,
LB
= V
IH
following the next rising edge of the clock. Refer to
Truth Table 1.
4. Addresses do not have to be accessed sequentially since
ADS
= V
IL
constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If
UB
,
LB
was HIGH, then the appropriate Byte of DATA
OUT
for Qn + 2 would be disabled (High-Impedance state).
6. "x" denotes Left or Right port. The diagramis with respect to that port.
An
An + 1
An + 2
An + 3
t
CYC2
t
CH2
t
CL2
R/
W
ADDRESS
CE
0
CLK
CE
1
UB
,
LB
(3)
DATA
OUT
OE
t
CD2
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
5652 drw 05
(1)
(1)
t
SC
t
HC
t
SB
t
HB
t
SW
t
SA
t
HW
t
HA
t
DC
t
SC
t
HC
t
SB
(5)
t
HB
(4)
(1 Latency)
(5)
,
An
An + 1
An + 2
An + 3
t
CYC1
t
CH1
t
CL1
R/
W
ADDRESS
DATA
OUT
CE
0
CLK
OE
t
SC
t
HC
t
CD1
t
CKLZ
Qn
Qn + 1
Qn + 2
t
OHZ
t
OLZ
t
OE
t
CKHZ
5652 drw 06
(5)
(1)
CE
1
UB
,
LB
(3)
t
SB
t
HB
t
SW
t
HW
t
SA
t
HA
t
DC
t
DC
(4)
t
SC
t
HC
t
SB
t
HB
,
相關(guān)PDF資料
PDF描述
IDT70T3339S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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