參數(shù)資料
型號(hào)： IDT5V19EE604NDGI
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 16/29頁(yè)
文件大?。?/td> 0K
描述： IC PLL CLK GEN 200MHZ 28VFQFPN
產(chǎn)品培訓(xùn)模塊： VersaClock™ III Programmable Clocks
特色產(chǎn)品： VersaClock III Timing Devices
標(biāo)準(zhǔn)包裝： 75
系列： VersaClock™ III
類型： 時(shí)鐘發(fā)生器，多路復(fù)用器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： LVCMOS，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:6
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 200MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 28-VFQFPN（4x4）
包裝： 管件
其它名稱： 800-1922
IDT5V19EE604
EEPROM PROGRAMMABLE VCXO CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE VCXO CLOCK GENERATOR
23
IDT5V19EE604
REV M 092412
0x55
XX1
Reserved
0x56
00
IP3[3:0]_CFG4
RZ3[3:0]_CFG4
PLL3 Loop Parameter
0x57
00
IP3[3:0]_CFG5
RZ3[3:0]_CFG5
0x58
00
IP3[3:0]_CFG0
RZ3[3:0]_CFG0
0x59
00
IP3[3:0]_CFG1
RZ3[3:0]_CFG1
0x5A
00
IP3[3:0]_CFG2
RZ3[3:0]_CFG2
0x5B
00
IP3[3:0]_CFG3
RZ3[3:0]_CFG3
0x5C
03
Reserved
D3[6:0]_CFG0
PLL3 Reference Divide and input
sel
D3[6:0] - 127 step Ref Div
D3 = 0 means power down.
0x5D
03
Reserved
D3[6:0]_CFG1
0x5E
03
Reserved
D3[6:0]_CFG2
0x5F
03
Reserved
D3[6:0]_CFG3
0x60
03
Reserved
D3[6:0]_CFG4
0x61
03
Reserved
D3[6:0]_CFG5
0x62
0C
N3[7:0]_CFG4
N - Feedback Divider
12 - 4095 (values of “0” through “11”
are not allowed)
0x63
0C
N3[7:0]_CFG5
0x64
0C
N3[7:0]_CFG0
0x65
0C
N3[7:0]_CFG1
0x66
0C
N3[7:0]_CFG2
0x67
0C
N3[7:0]_CFG3
0x68
00
SSVCO[7:0]_CFG0
SSVCO[7:0] - PLL3 Spread
Spectrum Loop Feedback Counter
See Addr 0x80:0x85 for
SSVCO[15:8]
0x69
00
SSVCO[7:0]_CFG1
0x6A
00
SSVCO[7:0]_CFG2
0x6B
00
SSVCO[7:0]_CFG3
0x6C
00
SSVCO[7:0]_CFG4
0x6D
00
SSVCO[7:0]_CFG5
0x6E
00
SS_D3[7:0]_CFG4
SS_D[7:0] - PLL3 Spread Spectrum
Reference Divide
0x6F
00
SS_D3[7:0]_CFG5
0x70
00
SS_D3[7:0]_CFG0
0x71
00
SS_D3[7:0]_CFG1
0x72
00
SS_D3[7:0]_CFG2
0x73
00
SS_D3[7:0]_CFG3
0x74
01
Reserved
0x75
03
Reserved
S1
S3
Output Controls
S1=1 - OUT1/OUT2 are from
DIV1/DIV2 respectively
S1=0 - Both from DIV2
S3 =1 - OUT3/OUT6 are from
DIV3/DIV6
S3=0 - Both from DIV6
OEM#–output enable mode
x0 - tristated
01 - park low
11 - park high
0x76
00
OEM1[1:0]
SLEW1[1:0]
INV1[1:0]
Reserved
Output Controls
INV1 [CLK1, CLK2]
[0] - normal
[1] - invert clock
OEM1 controls OUT1/OUT2
0x77
00
SLEW2[1:0]
Reserved
0x78
00
OEM3[1:0]
SLEW3[1:0]
INV3[1:0]
Reserved
OEM3 controls OUT3 and OUT6
0x79
00
Reserved
0x7A
00
OEM5[1:0]
SLEW5[1:0]
INV5[1:0]
Reserved
OEM5 controls OUT5 and OUT5b
0x7B
00
SLEW6[1:0]
Reserved
0x7C
XX1
Reserved
Addr
Default
Register
Hex
Value
Bit #
Description
76
5
4
3
2
1
0
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PDF描述
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