參數(shù)資料
型號(hào)： ICSSSTUF32866EHT
元件分類： 鎖存器
英文描述： SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96
封裝： MO-205CC, LFBGA-96
文件頁(yè)數(shù)： 8/27頁(yè)
文件大?。?/td> 310K
代理商： ICSSSTUF32866EHT
16
ICSSSTUF32866E
1038B—05/03/05
§
CK
D1D14
RST#
tsu
tpd
CK to PPO
th
tsu
th
tpdm , t pdmss
CK to Q
DCS#
CSR#
CK#
Q1Q14
PAR_IN
nn + 1
n + 2
PPO
(not used)
n + 3
n + 4
tPHL
CK to QERR#
QERR# §
tPHL , t PLH
CK to QERR#
tact
H, L, or X
H or L
Data to QERR#
Latency
Figure 15 — Timing diagram for the second SSTU32866 (1:2 register-B configuration) device used in
pair; C0=1, C1=1; RST# switches from L to H
After RST# switched from low to high, all data and PAR_IN inputs signal must be set and held low for a minimum time of t
max, to avoid false error.
PAR_IN is driven from PPO of the first SSTU32866 device.
If the data is clocked in on the n clock pulse, the QERR# output signal will be generated on the n+2 clock pulse, and it will be valid on
the n+3 clock pulse.
ACT
2. Device standard (cont'd)
2.7 Register timing (cont'd)
相關(guān)PDF資料
PDF描述
ICSSSTUF32866EHLFT SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96
ICSSSTVA16859CK-LF SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56
ICSSSTVA16859CK SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56
ICSSSTVA16859CGLF-T SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO64
ICSSSTVA16859CKLF SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56
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參數(shù)描述
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ICSSSTV16857YG-T 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer
ICSSSTV16857YL-T 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer
ICSSSTV16859 制造商:ICS 制造商全稱:ICS 功能描述:DDR 13-Bit to 26-Bit Registered Buffer
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