- 您現在的位置：買賣IC網 > PDF目錄67710 > ICSSSTUF32866EHT SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96 PDF資料下載
參數資料
| 型號： | ICSSSTUF32866EHT |
| 元件分類： | 鎖存器 |
| 英文描述： | SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96 |
| 封裝： | MO-205CC, LFBGA-96 |
| 文件頁數： | 7/27頁 |
| 文件大小： | 310K |
| 代理商： | ICSSSTUF32866EHT |
第1頁第2頁第3頁第4頁第5頁第6頁當前第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁
15
ICSSSTUF32866E
1038B—05/03/05
2. Device standard (cont'd)
2.7 Register timing (cont'd)
from high to low, all data and clock inputs signals must be held at valid logic levels (not floating) for a
minimum time of tINACT max
CK
D1D14
RST#
DCS#
CSR#
CK#
Q1Q14
PAR_IN
PPO
QERR#
(not used)
tinact
tRPHL
RST#
to Q
tRPHL
RST# to PPO
tRPLH
RST# to QERR#
H, L, or X
H or L
After
is switched
RST#
Figure 14 — Timing diagram for the first SSTU32866 (1:2 register-A configuration) device used in
pair; C0=0, C1=1; RST# switches from H to L
相關PDF資料 |
PDF描述 |
|---|---|
| ICSSSTUF32866EHLFT | SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96 |
| ICSSSTVA16859CK-LF | SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56 |
| ICSSSTVA16859CK | SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56 |
| ICSSSTVA16859CGLF-T | SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO64 |
| ICSSSTVA16859CKLF | SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ICSSSTV16857 | 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer |
| ICSSSTV16857CG-T | 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer |
| ICSSSTV16857YG-T | 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer |
| ICSSSTV16857YL-T | 制造商:ICS 制造商全稱:ICS 功能描述:DDR 14-Bit Registered Buffer |
| ICSSSTV16859 | 制造商:ICS 制造商全稱:ICS 功能描述:DDR 13-Bit to 26-Bit Registered Buffer |
發(fā)布緊急采購，3分鐘左右您將得到回復。