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參數(shù)資料
| 型號： | ICS954204 |
| 英文描述： | 16-Bit Registered Transceivers With 3-State Outputs 56-SSOP -40 to 85 |
| 中文描述： | 可編程定時控制HubTM移動P4TM系統(tǒng) |
| 文件頁數(shù)： | 14/16頁 |
| 文件大?。?/td> | 199K |
| 代理商： | ICS954204 |
14
Integrated
Circuit
Systems, Inc.
ICS954204
0933D—03/16/05
CLKREQ# - Assertion (transition from logic “1” to logic “0”)
The impact of asserting the CLKREQ# pin is that the SRCCLK output will become active per the timing found in
Table 4. The clock will become active in a glitch free manner, providing a full cycle at the time it becomes active.
CLKREQ# - De-Assertion (transition from logic “0” to logic “1”)
The impact of asserting the CLKREQ# pin is that the SRCCLK output will become inactive setliing in the Tristate
condition per the timing found in Table 4. The clock will become inactive in a glitch free manner.
Power Stable to Device
T
SRCSTBL
T
PVCRL
V
PCIEXDEV
SRCCLK
CLKREQ#
Figure 1. Power-Up CLKREQ# Timing
CLKREQ#
SRCCLK
Figure 2. CLKREQ# Control Timing
Symbol
Parameter
Min
Max
Units
T
PVCRL
Power Valid to CLKREQ# Output Active
(Fig. 1)
SRC Clock Stablilzation Time from assertion
of CLKREQ# (Fig. 1)
1
This timing is valid only after system clocks are stable.
100
μ
s
T
SRCSTBL
800
μ
s
Table 3. Power-Up CLKREQ# Timing
1
Symbol
Parameter
Min
Max
Units
T
CRHoff
CLKREQ# De-asserted High to SRCCLK
Parked (Fig. 2)
CLKREQ# Asserted LOW to SRCCLK
Active (Fig. 2)
0
μ
s
T
CRHon
0.4
μ
s
Table 4. CLKREQ# Control Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| ICS95420YGLNT | Filter Module with Resistor Network |
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| ICS95V842yFILF-T | DDR Phase Lock Loop Clock Driver (60MHz - 220MHz) |
| ICS95V842 | DDR Phase Lock Loop Clock Driver (60MHz - 220MHz) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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