參數(shù)資料
型號： ICS87973DYI-147LFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 6/19頁
文件大?。?/td> 0K
描述： IC CLK MULT/ZD BUFFER 52TQFP
標(biāo)準(zhǔn)包裝： 500
系列： HiPerClockS™
類型： *
PLL： 帶旁路
輸入： HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL
輸出： LVCMOS，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 3:12
差分 - 輸入:輸出： 是/無
頻率 - 最大： 150MHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 52-LQFP
供應(yīng)商設(shè)備封裝： 52-TQFP（10x10）
包裝： 帶卷 (TR)
ICS87973I-147
LOW SKEW, 1-TO-12, LVCMOS/LVTTL CLOCK MULTIPLIER/ZERO DELAY BUFFER
IDT / ICS LVCMOS CLOCK MULTIPLIER/ZERO DELAY BUFFER
14
ICS87973DYI-147 REV. A DECEMBER 9, 2008
Schmatic Example
Figure 6 shows a schematic example of using ICS87973I-147. This
example shows general design of input, output termination, logic
control input pull up/down and power supply filtering. In this
example, the clock input is driven by an LVCMOS driver.
ICS87973I-147 Schematic Layout
C8
0.1uF
R3
43
C3
0.1uF
RS
Zo = 50
C11
0.01u
RD1
Not Install
C16
10u
(U1-45)
VDD
C7
0.1uF
RU2
Not Install
VDD
C9
0.1uF
R5
1K
(U1-28)
VDD=3.3V
C6
0.1uF
VDD
(U1-37)
R6
1K
R2
43
Serial Clcok
To Logic
Input
pins
Zo = 50
Set Logic
Input to
'0'
R1
43
To Logic
Input
pins
VDD
R10
1K
C5
0.1uF
R9
1K
(U1-22)
(U1-49)
(U1-33)
Zo = 50
Set Logic
Input to
'1'
U1
ICS87973I-147
1
2
3
4
5
6
7
8
9
10
11
12
13
14 15
16 17
18 19
20 21
22 23
24 25 26
39
38
37
36
35
34
33
32
31
30
29
28
27
52 51
50 49
48 47
46 45
44 43
42 41 40
GNDI
nMR/OE
FRZ_CLK
FRZ_DATA
FSEL_FB2
PLL_SEL
REF_SEL
CLK_SEL
CLK0
CLK1
CLK
nCLK
VDDA
INV
_CL
K
G
NDO
QC
3
VD
D
O
QC
2
F
S
E
L_C
1
F
S
E
L_C
0
QC
1
VD
D
O
QC
0
G
NDO
QS
Y
N
C
F
S
E
L_F
B
1
GNDO
QB0
VDDO
QB1
GNDO
QB2
VDDO
QB3
EXT_FB
GNDO
QFB
VDD
FSEL_FB0
VC
O
_S
E
L
G
NDO QA
0
V
DDO QA
1
G
NDO QA
2
V
DDO QA
3
F
SEL
_A
0
F
SEL
_A
1
F
SEL
_B
0
F
SEL
_B
1
VDD
Logic Input Pin Examples
RD2
1K
R7
10 - 15
(U1-17)
RU1
1K
R8
1K
Serial Data
Zo = 50
R4
1K
C4
0.1uF
LVCMOS CLOCK
VDD
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