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參數(shù)資料
| 型號(hào)： | ICS87973DYI-147LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 3/19頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULT/ZD BUFFER 52TQFP |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | HiPerClockS™ |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:12 |
| 差分 - 輸入:輸出： | 是/無(wú) |
| 頻率 - 最大： | 150MHz |
| 除法器/乘法器： | 是/無(wú) |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 52-LQFP |
| 供應(yīng)商設(shè)備封裝： | 52-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
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ICS87973I-147
LOW SKEW, 1-TO-12, LVCMOS/LVTTL CLOCK MULTIPLIER/ZERO DELAY BUFFER
IDT / ICS LVCMOS CLOCK MULTIPLIER/ZERO DELAY BUFFER
11
ICS87973DYI-147 REV. A DECEMBER 9, 2008
Power Supply Filtering Technique
As in any high speed analog circuitry, the power supply pins are
vulnerable to random noise. To achieve optimum jitter perform-
ance, power supply isolation is required. The ICS87973I-147
provides separate power supplies to isolate any high switching
noise from the outputs to the internal PLL. VDD, VDDA and VDDO
should be individually connected to the power supply plane
through vias, and 0.01F bypass capacitors should be used for
each pin. Figure 2 illustrates this for a generic VDD pin and also
shows that VDDA requires that an additional 10 resistor along with
a 10
F bypass capacitor be connected to the V
DDA pin.
Figure 2. Power Supply Filtering
Wiring the Differential Input to Accept Single Ended Levels
Figure 3 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_BIAS = VDD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_BIAS in the
center of the input voltage swing. For example, if the input clock
swing is only 2.5V and VDD = 3.3V, V_BIAS should be 1.25V and
R2/R1 = 0.609.
Figure 3. Single-Ended Signal Driving Differential Input
VDD
VDDA
3.3V
10
10F
.01F
V_Bias
Single Ended Clock Input
VDD
CLK
nCLK
R1
1K
C1
0.1u
R2
1K
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