
Data Sheet
70
Rev. 1.6, 2004-12
HYB25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Electrical Characteristics
DQS falling edge hold time
from CK (write cycle)
tDSH
0.2
—
0.2
—
tCK 2)3)4)5)
DQS falling edge to CK setup
time (write cycle)
tDSS
0.2
—
0.2
—
tCK 2)3)4)5)
Clock Half Period
tHP
min. (
tCL, tCH)—
min. (
tCL, tCH)—
ns
2)3)4)5)
Data-out high-impedance time
from CK/CK
tHZ
—
+0.7
–0.7
+0.7
ns
2)3)4)5)7)
Address and control input hold
time
tIH
0.6
—
0.75
—
ns
fast slew rate
3)4)5)6)8)
0.7
—
0.8
—
ns
slow slew
rate3)4)5)6)8)
Control and Addr. input pulse
width (each input)
tIPW
2.2
—
2.2
—
ns
2)3)4)5)9)
Address and control input
setup time
tIS
0.6
—
0.75
—
ns
fast slew rate
3)4)5)6)8)
0.7
—
0.8
—
ns
slow slew
rate3)4)5)6)8)
Data-out low-impedance time
from CK/CK
tLZ
–0.7
+0.70
–0.70
+0.70
ns
2)3)4)5)7)
Mode register set command
cycle time
tMRD
2—
2
—
tCK 2)3)4)5)
DQ/DQS output hold time
tQH
tHP –tQHS
—
tHP –tQHS
—ns
2)3)4)5)
Data hold skew factor
tQHS
—
+0.50
—
+0.50
ns
TFBGA
2)3)4)5)
—
+0.50
—
+0.55
ns
TSOPII
2)3)4)5)
Active to Autoprecharge delay
tRAP
tRCD
—
tRCD
—ns
2)3)4)5)
Active to Precharge command
tRAS
40
70E+3
42
70E+3 ns
2)3)4)5)
Active to Active/Auto-refresh
command period
tRC
55
—
60
—
ns
2)3)4)5)
Active to Read or Write delay
tRCD
15
—
18
—
ns
2)3)4)5)
Average Periodic Refresh
Interval
tREFI
—7.8
—
7.8
s
2)3)4)5)8)
Auto-refresh to Active/Auto-
refresh command period
tRFC
70
—
72
—
ns
2)3)4)5)
Precharge command period
tRP
15
—
18
—
ns
2)3)4)5)
Read preamble
tRPRE
0.9
1.1
0.9
1.1
tCK 2)3)4)5)
Read postamble
tRPST
0.40
0.60
0.40
0.60
tCK 2)3)4)5)
Active bank A to Active bank B
command
tRRD
10
—
12
—
ns
2)3)4)5)
Write preamble
tWPRE
0.25
—
0.25
—
tCK 2)3)4)5)
Write preamble setup time
tWPRES 0—
0
—
ns
2)3)4)5)10)
Table 21
AC Timing - Absolute Specifications for PC3200 and PC2700
Parameter
Symbol –5
–6
Unit Note/ Test
Condition 1)
DDR400B
DDR333
Min.
Max.
Min.
Max.