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參數(shù)資料
| 型號： | HYB25D256160BT-7 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 256 Mbit Double Data Rate SDRAM |
| 中文描述： | 256兆雙倍數(shù)據(jù)速率SDRAM |
| 文件頁數(shù)： | 74/94頁 |
| 文件大?。?/td> | 3326K |
| 代理商： | HYB25D256160BT-7 |
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Data Sheet
76
Rev. 1.6, 2004-12
HYB25D256[16/40/80]0C[E/C/F/T](L)
256 Mbit Double-Data-Rate SDRAM
Electrical Characteristics
b) DDR333B (166 MHz, CL = 2.5):
tCK = 6 ns, BL = 4, tRCD = 3 × tCK, tRC = 9 × tCK, tRAS = 5 × tCK
Setup: A0 N N R0 N P0 N N N
Read: A0 N N R0 N P0 N N N - repeat the same timing with random address changing
c) DDR400B (200 MHz, CL = 3):
tCK = 5 ns, BL = 4, tRCD = 3 × tCK, tRC = 11 × tCK, tRAS = 8 × tCK
Setup:A0 N N R0 N N N N P0 N N
Read: A0 N N R0 N N N N P0 N N -repeat the same timing with random address changing
IDD7: Operating Current: Four Bank Operation
1. General test condition
a) Four banks are being interleaved with
tRCMIN.
b) Burst Mode, Address and Control inputs on NOP edge are not changing.
c) 50% of data changing at every transfer
d)
IOUT = 0 mA.
2. Timing patterns
a) DDR266A (133 MHz, CL = 2):
tCK = 7.5 ns, BL = 4, tRRD = 2 × tCK, tRCD = 3 × tCK, tRAS = 5 × tCK
Setup: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3
Read: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3 - repeat the same timing with random address changing
b) DDR333B (166 MHz, CL = 2.5):
tCK = 6 ns, BL = 4, tRRD = 2 × tCK, tRCD = 3 × tCK, tRAS = 5 × tCK
Setup: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3
Read: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3 - repeat the same timing with random address changing
c) DDR400B (200 MHz, CL = 3):
tCK = 5 ns, BL = 4, tRRD = 2 × tCK, tRCD = 3 *× tCK, tRAS = 8 × tCK
Setup: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3 N
Read: A0 N A1 RA0 A2 RA1 A3 RA2 N RA3 N - repeat the same timing with random address
相關(guān)PDF資料 |
PDF描述 |
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| HYB25D256160BT-7F | 256 Mbit Double Data Rate SDRAM |
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| HYB39S128160CTL-8 | 128-MBit Synchronous DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| HYB25D256160BTL-6 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:256-Mbit Double Data Rate SDRAM, Die Rev. B |
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