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參數(shù)資料
| 型號(hào)： | HYB25D128400AT-6 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 128 Mbit Double Data Rate SDRAM |
| 中文描述： | 128兆雙倍數(shù)據(jù)速率SDRAM |
| 文件頁數(shù)： | 58/79頁 |
| 文件大?。?/td> | 2596K |
| 代理商： | HYB25D128400AT-6 |
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DDR200
Min. Max.
–0.8 +0.8
–0.8 +0.8
0.45 0.55
0.45 0.55
min. (
t
CL
,
t
CH
)
8
8
10
10
0.6
0.6
2.5
HYB25D128[400/800/160]A-[6/7/8]
128Mbit Double Data Rate SDRAM
Electrical Characteristics
Data Sheet
58
Rev. 1.06, 2004-01
09192003-LFQ1-R60G
Table 17
Parameter
AC Operating Conditions
1)
Symbol
Values
Unit
Note/
Test Condition
min.
V
REF
+ 0.31
max.
–
Input High (Logic 1) Voltage, DQ, DQS and
DM Signals
Input Low (Logic 0) Voltage, DQ, DQS and
DM Signals
Input Differential Voltage, CK and CK
Inputs
Input Closing Point Voltage, CK and CK
Inputs
V
IH(AC)
V
2)3)
V
IL(AC)
–
V
REF
- 0.31
V
2)3)
V
ID(AC)
0.7
V
DDQ
+ 0.6
V
2)3)4)
V
IX(AC)
0.5
×
V
DDQ
- 0.2
0.5
×
V
DDQ
+ 0.2
V
2)3)5)
1) 0
°
C
≤
T
A
≤
70
°
C;
V
DDQ
= 2.5 V
±
0.2 V,
V
DD
= +2.5 V
±
0.2 V
2) Input slew rate = 1 V/ns.
3) Inputs are not recognized as valid until
V
REF
stabilizes.
4)
V
ID
is the magnitude of the difference between the input level on CK and the input level on CK.
5) The value of
V
IX
is expected to equal 0.5
×
V
DDQ
of the transmitting device and must track variations in the DC level of the
same.
Table 18
Parameter
AC Timing - Absolute Specifications –8/–7/-6
Symbol
–8
–7
–6
Note/
Test Conditi
on
1)
DDR266A
Min.
–0.75 +0.75
–0.75 +0.75
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7
7.5
—
0.5
0.5
2.2
DDR333
Min.
–0.7
–0.6
0.45
0.45
min. (
t
CL
,
t
CH
)
6
6
7.5
0.45
0.45
2.2
1.75
Max.
Max.
+0.7
+0.6
0.55
0.55
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK3
t
CK2.5
t
CK2
t
CK1.5
t
DH
t
DS
t
IPW
2)3)4)5)
2)3)4)5)
0.55
0.55
2)3)4)5)
2)3)4)5)
2)3)4)5)
12
12
12
12
—
—
—
12
12
12
—
—
—
—
12
12
12
—
—
—
—
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CL = 1.5
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width
(each input)
DQ and DM input pulse width (each
input)
Data-out high-impedance time from
CK/CK
Data-out low-impedance time from
CK/CK
Write command to 1
st
DQS latching
transition
2)3)4)5)
2)3)4)5)6)
t
DIPW
2.0
—
1.75
—
–0.7
+0.7
2)3)4)5)6)
t
HZ
–0.8 +0.8
–0.75 +0.75
–0.7
+0.7
2)3)4)5)7)
t
LZ
–0.8 +0.8
–0.75 +0.75
0.75
1.25
2)3)4)5)7)
t
DQSS
0.75 1.25
0.75
1.25
—
+0.40
2)3)4)5)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYB25D128400ATL-8 | 128 Mbit Double Data Rate SDRAM |
| HYB25D128800AT-6 | 128 Mbit Double Data Rate SDRAM |
| HYB25D128800ATL-8 | 128 Mbit Double Data Rate SDRAM |
| HYB25D128400CC-6 | 128 Mbit Double Data Rate SDRAM |
| HYB25D128400CT-7 | 128 Mbit Double Data Rate SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYB25D128400AT-7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:?128Mb (32Mx4) DDR266A (2-3-3)? |
| HYB25D128400AT-8 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:?128Mb (32Mx4) DDR200 (2-2-2)? |
| HYB25D128400ATL-6 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:128 Mbit Double Data Rate SDRAM |
| HYB25D128400ATL-7 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:128 Mbit Double Data Rate SDRAM |
| HYB25D128400ATL-8 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:128 Mbit Double Data Rate SDRAM |
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