參數(shù)資料
型號： HF234BT100D3201
廠商： Hitachi,Ltd.
英文描述： H8S/2345 F-ZTAT Hardware Manual
中文描述： H8S/2345的F - ZTAT硬件手冊
文件頁數(shù)： 190/907頁
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代理商： HF234BT100D3201
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6.8.3
Bus Transfer Timing
Even if a bus request is received from a bus master with a higher priority than that of the bus
master that has acquired the bus and is currently operating, the bus is not necessarily transferred
immediately. There are specific times at which each bus master can relinquish the bus.
CPU:
The CPU is the lowest-priority bus master, and if a bus request is received from the DTC,
the bus arbiter transfers the bus to the bus master that issued the request. The timing for transfer of
the bus is as follows:
The bus is transferred at a break between bus cycles. However, if a bus cycle is executed in
discrete operations, as in the case of a longword-size access, the bus is not transferred between
the operations. See Appendix A-5, Bus States During Instruction Execution, for timings at
which the bus is not transferred.
If the CPU is in sleep mode, it transfers the bus immediately.
DTC:
The DTC sends the bus arbiter a request for the bus when an activation request is generated.
The DTC can release the bus after a vector read, a register information read (3 states), a single data
transfer, or a register information write (3 states). It does not release the bus during a register
information read (3 states), a single data transfer, or a register information write (3 states).
6.8.4
External Bus Release Usage Note
External bus release can be performed on completion of an external bus cycle. The
RD
signal and
CS0
to
CS3
signals remain low until the end of the external bus cycle. Therefore, when external
bus release is performed, the
RD
and
CS0
to
CS3
signals may change from the low level to the
high-impedance state.
6.9
Resets and the Bus Controller
In a power-on reset, the H8S/2345, including the bus controller, enters the reset state at that point,
and an executing bus cycle is discontinued.
In a manual reset, the bus controller’s registers and internal state are maintained, and an executing
external bus cycle is completed. In this case,
WAIT
input is ignored and write data is not
guaranteed.
相關PDF資料
PDF描述
HF234AQ100D3201 H8S/2345 F-ZTAT Hardware Manual
HF234GT100D3201 H8S/2345 F-ZTAT Hardware Manual
HF234BQ100D3201 H8S/2345 F-ZTAT Hardware Manual
HF3FD SUBMINIATURE HIGH POWER RELAY
HF420 MINIATURE INTERMEDIATE POWER RELAY
相關代理商/技術參數(shù)
參數(shù)描述
HF234GT100D3201 制造商:HITACHI 制造商全稱:Hitachi Semiconductor 功能描述:H8S/2345 F-ZTAT Hardware Manual
HF23802M 制造商:HOPERF 制造商全稱:HOPERF 功能描述:SAW FILTER
HF23802MSIP5K 制造商:HOPERF 制造商全稱:HOPERF 功能描述:SAW FILTER
HF238901D 制造商:HOPERF 制造商全稱:HOPERF 功能描述:SAW FILTER
HF238901DSIP5D 制造商:HOPERF 制造商全稱:HOPERF 功能描述:SAW FILTER
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