參數(shù)資料
型號： HD64463
元件分類： 外設(shè)及接口
英文描述： MULTIFUNCTION PERIPHERAL, PBGA387
封裝： BGA-387
文件頁數(shù)： 40/380頁
文件大?。?/td> 1611K
代理商： HD64463
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Rev. 2.0, 09/99, page 119 of 364
(5) Tx FIFO Register (ITFR)
Address: 10007104h (Bank 0, Write)
Bit
76543210
Bit Name
TD7
TD6
TD5
TD4
TD3
TD2
TD1
TD0
Initial Value
--------
R/W
WWWWWWWW
Bit
Description
Default
7 - 0
Transmit Data: Used to write transmit packet data to Tx FIFO.
-
(6) Tx Control 1 Register (ITC1R)
Address: 10007106h (Bank 0, Read/ Write)
Bit
76543210
Bit Name
RTS
TFRIEN
TFUIEN
TFTL
ADRTS
ACEOM
TIDL
UA
Initial Value
00000000
R/W
Bit
Description
Default
7
REQUEST TO SEND Control (RTS)
Setting this bit to ‘1’ activates the REQUEST TO SEND signal to the modem. Note: The
Tx Enable bit (bit 6 of Master Control Register) must be set, and Tx FIFO must contain
transmit data prior to activating RTS.
Setting this bit to ‘0’ de-activates the REQUEST TO SEND signal to the modem.
0
6
Tx FIFO Ready interrupt Enable (TFRIEN)
Setting this bit to ‘1’ enables Tx FIFO Ready interrupts.
Setting this bit to ‘0’ disables Tx FIFO Ready interrupts.
0
5
Tx FIFO Underrun/EOM Interrupt Enable (TFUIEN)
Enables Tx FIFO Underrun/EOM Interrupt: Setting this bit to ‘1’ enables FIFO underrun
and EOM interrupts.
0
4
Tx FIFO Threshold Level Control (TFTL)
Setting this bit to ‘1’ sets the Tx FIFO threshold to half-empty level.
Setting this bit to ‘0’ sets the Tx FIFO threshold to not full level.
This setting affect timing of DMA request.
0
3
Automatic Deactivation REQUEST TO SEND Control (ADRTS)
Setting this bit to ‘1’ enables automatic deactivation of the modem REQUEST TO SEND
line at the end of transmission. For back-to-back transmissions, it is desirable that
REQUEST TO SEND signal remains active for the entire duration in which packets are
transmitted. It is therefore recommended that AUTO RESET RTS should be disabled
while running back-to-back transmissions.
0
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