參數(shù)資料
型號(hào)： HD64413A
廠商： Mitsubishi Electric Corporation
英文描述： SuperH RISC engine Peripheral LSI
中文描述： SuperH RISC引擎周邊LSI
文件頁數(shù)： 110/387頁
文件大?。?/td> 2469K
代理商： HD64413A
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Rev. 2.0, 09/02, page 90 of 366
3.4.4
Synchronization Systems
The Q2SD is provided with a TV sync function in addition to master mode to simplify
synchronization with an external device. The TVM (TV sync mode) bits in the display register
(DSMR) are used to select master mode or TV sync mode.
The frame and vertical blanking flags in the status register (the FRM and VBK flags in SR) are
changed at detection of the vertical sync signal start position which is specified by the VSP bits
in the vertical start position register (VSPR) regardless of sync mode.
(1) Internal Synchronization Mode (Master Mode)
Setting the horizontal and vertical sync signal (
+6<1&
and
96<1&
) cycles and pulse widths in
the display control register outputs the corresponding waveforms, and display data is output in
synchronization with these signals.
In interlace mode and interlace sync & video mode, a signal indicating odd field or even field is
output at the
2'')
pin.
The UGM refreshing is performed on the basis of the
+6<1&
and
96<1&
signals.
(2) External Synchronization Mode (TV Sync Mode)
In TV sync mode, the Q2SD is synchronized and operated using the horizontal and vertical sync
signals of a TV, VCR, or other external system
In this mode, the TV, video, or other system is treated as the master, and the Q2SD as the slave.
Synchronization is performed every horizontal scan with the
(;+6<1&
input signal, and every
vertical scan with the
(;96<1&
input signal.
The Q2SD outputs display data on the basis of the falling edge of the
(;+6<1&
signal and the
rising edge of the
(;96<1&
signal.
In this mode, the horizontal sync signal, vertical sync signal, and clock from the sync signal
generator should be input at the
(;+6<1&
,
(;96<1&
, and CLK1 pins, respectively. The
&<6,1&
pin outputs a high-level signal. Signals without equalizing pulses should be used for
(;+6<1&
and
(;96<1&
.
In interlace mode and interlace sync & video mode, a signal indicating odd field or even field
should be input at the
2'')
pin.
When the Q2SD is operated in TV sync mode, display control register HSWR, HCR, VSPR, and
VCR settings are essential.
In non-interlace mode, the
2'')
pin should be fixed high or low to prevent an unstable input
level at this pin.
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