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參數(shù)資料
| 型號： | GS8321EV18GE-133T |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | SRAM |
| 英文描述： | 2M X 18 CACHE SRAM, 8.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1 MM PITCH, BUMP, FPBGA-165 |
| 文件頁數(shù)： | 31/33頁 |
| 文件大小： | 1013K |
| 代理商： | GS8321EV18GE-133T |
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GS8321EV18/32/36E-250/225/200/166/150/133
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.03 4/2005
7/33
2003, GSI Technology
Mode Pin Functions
Mode Name
Pin
Name
State
Function
Burst Order Control
LBO
L
Linear Burst
H
Interleaved Burst
Output Register Control
FT
L
Flow Through
H or NC
Pipeline
Power Down Control
ZZ
L or NC
Active
H
Standby, IDD = ISB
Note:
There are pull-up devices on the FT pin and a pull-down device on the ZZ pin, so those input pins can be unconnected and the
chip will operate in the default states as specified in the above tables.
Note:
The burst counter wraps to initial state on the 5th clock.
Note:
The burst counter wraps to initial state on the 5th clock.
Linear Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00011011
2nd address
01
10
11
00
3rd address
10
11
00
01
4th address
11000110
Interleaved Burst Sequence
A[1:0] A[1:0] A[1:0] A[1:0]
1st address
00011011
2nd address
01
00
11
10
3rd address
10110001
4th address
11100100
Burst Counter Sequences
BPR 1999.05.18
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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