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參數(shù)資料
| 型號： | GS8321EV18GE-133T |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | SRAM |
| 英文描述： | 2M X 18 CACHE SRAM, 8.5 ns, PBGA165 |
| 封裝： | 15 X 17 MM, 1 MM PITCH, BUMP, FPBGA-165 |
| 文件頁數(shù)： | 3/33頁 |
| 文件大?。?/td> | 1013K |
| 代理商： | GS8321EV18GE-133T |
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First Write
First Read
Burst Write
Burst Read
Deselect
R
W
CR
CW
X
WR
R
W
R
X
CR
R
CW
CR
W
CW
W
CW
Notes:
1. The diagram shows supported (tested) synchronous state transitions plus supported transitions that depend upon the use of G.
2. Use of “Dummy Reads” (Read Cycles with G High) may be used to make the transition from read cycles to write cycles without passing
through a Deselect cycle. Dummy Read cycles increment the address counter just like normal read cycles.
3. Transitions shown in gray tone assume G has been pulsed high long enough to turn the RAM’s drivers off and for incoming data to meet
Data Input Set Up Time.
GS8321EV18/32/36E-250/225/200/166/150/133
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.03 4/2005
11/33
2003, GSI Technology
Simplified State Diagram with G
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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