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參數(shù)資料
| 型號(hào)： | F350-COMPASS-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁(yè)數(shù)： | 97/234頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | KIT REFERENCE DESIGN DGTL COMPSS |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | DSiT™ |
| 傳感器類型： | 磁性，數(shù)字式羅盤 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，電池，線纜，CD |
| 已用 IC / 零件： | C8051F350 |
| 相關(guān)產(chǎn)品： | C8051F350-GQR-ND - IC 8051 MCU 8K FLASH 32LQFP 336-1270-ND - IC 8051 MCU 8K FLASH 32LQFP |
| 其它名稱： | 336-1165 |
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C8051F350/1/2/3
186
Rev. 1.1
21.5. Serial Clock Timing
Four combinations of serial clock phase and polarity can be selected using the clock control bits in the
SPI0 Configuration Register (SPI0CFG). The CKPHA bit (SPI0CFG.5) selects one of two clock phases
(edge used to latch the data). The CKPOL bit (SPI0CFG.4) selects between an active-high or active-low
clock. Both master and slave devices must be configured to use the same clock phase and polarity. SPI0
should be disabled (by clearing the SPIEN bit, SPI0CN.0) when changing the clock phase or polarity. The
clock and data line relationships are shown in Figure 21.5.
The SPI0 Clock Rate Register (SPI0CKR) as shown in SFR Definition 21.3 controls the master mode
serial clock frequency. This register is ignored when operating in slave mode. When the SPI is configured
as a master, the maximum data transfer rate (bits/sec) is one-half the system clock frequency or 12.5 MHz,
whichever is slower. When the SPI is configured as a slave, the maximum data transfer rate (bits/sec) for
full-duplex operation is 1/10 the system clock frequency, provided that the master issues SCK, NSS (in 4-
wire slave mode), and the serial input data synchronously with the slave’s system clock. If the master
issues SCK, NSS, and the serial input data asynchronously, the maximum data transfer rate (bits/sec)
must be less than 1/10 the system clock frequency. In the special case where the master only wants to
transmit data to the slave and does not need to receive data from the slave (i.e. half-duplex operation), the
SPI slave can receive data at a maximum data transfer rate (bits/sec) of 1/4 the system clock frequency.
This is provided that the master issues SCK, NSS, and the serial input data synchronously with the slave’s
system clock.
Figure 21.5. Data/Clock Timing Relationship
21.6. SPI Special Function Registers
SPI0 is accessed and controlled through four special function registers in the system controller: SPI0CN
Control Register, SPI0DAT Data Register, SPI0CFG Configuration Register, and SPI0CKR Clock Rate
Register. The four special function registers related to the operation of the SPI0 Bus are described in the
following figures.
SCK
(CKPOL=0, CKPHA=0)
SCK
(CKPOL=0, CKPHA=1)
SCK
(CKPOL=1, CKPHA=0)
SCK
(CKPOL=1, CKPHA=1)
MSB
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
MISO/MOSI
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RP10-483.3SEW/P/M2 | CONV DC/DC 10W 18-75VIN 3.3VOUT |
| GEC25DRTN-S734 | CONN EDGECARD 50POS DIP .100 SLD |
| MAX6440UTBJTD7+T | IC BATTERY MON SNGL SOT23-6 |
| RP10-483.3SEW/N/M2 | CONV DC/DC 10W 18-75VIN 3.3VOUT |
| GEC25DRTH-S734 | CONN EDGECARD 50POS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| F-350XP | 功能描述:電源變壓器 24V CT .18A XFORMER RoHS:否 制造商:Triad Magnetics 功率額定值:12 VA 初級(jí)電壓額定值:115 V / 230 V 次級(jí)電壓額定值:12 V / 24 V 安裝風(fēng)格:SMD/SMT 一次繞組:Dual Primary Winding 二次繞組:Dual Secondary Winding 長(zhǎng)度:2.5 in 寬度:2 in 高度:1.062 in |
| F35100300A000G | 制造商:SL Power Electronics 功能描述:AC/DC PS SGL-OUT 10V 0.3A 3W - Bulk 制造商:SL POWER ELECTRONICS INC.- AULT 功能描述:Plug-In Adapter Single-OUT 10V 0.3A 3W |
| F35-100300-A000G | 制造商:SLPOWER 制造商全稱:SL Power Electronics 功能描述:F35 UK Wall Mount 1-3 Watts Series |
| F35110273A000G | 制造商:SL Power Electronics 功能描述:AC/DC PS SGL-OUT 11V 0.3A 3W - Bulk 制造商:SL POWER ELECTRONICS INC.- AULT 功能描述:Plug-In Adapter Single-OUT 11V 0.3A 3W |
| F35-110273-A000G | 制造商:SLPOWER 制造商全稱:SL Power Electronics 功能描述:F35 UK Wall Mount 1-3 Watts Series |
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