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參數(shù)資料
| 型號： | EPM7064AELC44-5 |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | EE PLD, 5 ns, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數(shù)： | 18/51頁 |
| 文件大?。?/td> | 1559K |
| 代理商： | EPM7064AELC44-5 |
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Altera Corporation
619
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
Figure 11. MAX 7000A Timing Model
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 12 shows the timing relationship
between internal and external delay parameters.
f See Application Note 94 (Understanding MAX 7000 Timing) for more
information.
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t I N
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
相關PDF資料 |
PDF描述 |
|---|---|
| EPM7064AELI44-5 | EE PLD, 5 ns, PQCC44 |
| EPM7128AELC84-6 | EE PLD, 6 ns, PQCC84 |
| EPM7128AELI84-6 | EE PLD, 6 ns, PQCC84 |
| EPM7064AETC100-5 | EE PLD, 5 ns, PQFP100 |
| EPM7064AETC100-6 | EE PLD, 6 ns, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EPM7064AELC44-7 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 64 Macro 36 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7064AELC84-10 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| EPM7064AELC84-4 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| EPM7064AELC84-5 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| EPM7064AELC84-7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
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