Stratix " />
參數(shù)資料
型號： EP2SGX90EF1152C4ES
廠商： Altera
文件頁數(shù)： 588/1486頁
文件大?。?/td> 0K
描述： IC STRATIX II GX 90K 1152-FBGA
標準包裝： 0
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱： 544-1764
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Altera Corporation
2–1
October 2007
2. Stratix II GX Architecture
Transceivers
Stratix II GX devices incorporate dedicated embedded circuitry on the
right side of the device, which contains up to 20 high-speed 6.375-Gbps
serial transceiver channels. Each Stratix II GX transceiver block contains
four full-duplex channels and supporting logic to transmit and receive
high-speed serial data streams. The transceivers deliver bidirectional
point-to-point data transmissions, with up to 51 Gbps (6.375 Gbps per
channel) of full-duplex data transmission per transceiver block.
Figure 2–1 shows the function blocks that make up a transceiver channel
within the Stratix II GX device.
Figure 2–1. Stratix II GX Transceiver Block Diagram
Notes to Figure 2–1:
(1)
n represents the number of bits in each word that need to be serialized by the transmitter portion of the PMA or have
been deserialized by the receiver portion of the PMA. n = 8, 10, 16, or 20.
(2)
m represents the number of bits in the word that pass between the FPGA logic and the PCS portion of the transceiver.
m = 8, 10, 16, 20, 32, or 40.
Transceivers within each block are independent and have their own set of
dividers. Therefore, each transceiver can operate at different frequencies.
Each block can select from two reference clocks to provide two clock
domains that each transceiver can select from.
Deserializer
Serializer
Word
Aligner
8B/10B
Decoder
XAUI
Lane
Deskew
Byte
Deserializer
8B/10B
Encoder
Phase
Compensation
FIFO Buffer
Reference
Clock
Reference
Clock
Byte
Serializer
Phase
Compensation
FIFO Buffer
Rate
Matcher
PCS Digital Section
FPGA Fabric
PMA Analog Section
Byte
Ordering
Receiver
PLL
Transmitter
PLL
Clock
Recovery
Unit
m
n
m
(1)
(2)
(1)
SIIGX51003-2.2
相關(guān)PDF資料
PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP2SGX90EF1152C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX90EF1152C5ES 功能描述:IC STRATIX II GX 90K 1152-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Stratix® II GX 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
EP2SGX90EF1152C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX90EF1152I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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