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參數資料
| 型號： | EP20K60ERI208-2ES |
| 英文描述： | FPGA |
| 中文描述： | FPGA的 |
| 文件頁數： | 99/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K60ERI208-2ES |
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Altera Corporation
85
APEX 20K Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
This parameter is measured without using ClockLock or ClockBoost circuits.
(2)
This parameter is measured using ClockLock or ClockBoost circuits.
ESB Timing Microparameters, fMAX Routing Delays, Minimum Pulse
Width Timing Parameters, External Timing Parameters, and External
Bidirectional Timing Parameters for EP20K30E APEX 20KE devices.
Table 52. EP20K400 External Bidirectional Timing Parameters
Symbol
-1 Speed Grade
-2 Speed Grade
-3 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
tINSUBIDIR (1)
1.4
1.8
2.0
ns
tINHBIDIR (1)
0.0
ns
tOUTCOBIDIR (1)
2.0
4.9
2.0
6.1
2.0
7.0
ns
tXZBIDIR (1)
7.3
8.9
10.3
ns
tZXBIDIR (1)
7.3
8.9
10.3
ns
tINSUBIDIR (2)
0.5
1.0
–
ns
tINHBIDIR (2)
0.0
–
ns
tOUTCOBIDIR (2)
0.5
3.1
0.5
4.1
––
ns
tXZBIDIR (2)
6.2
7.6
–
ns
tZXBIDIR (2)
6.2
7.6
–
ns
Table 53. EP20K30E Fmax LE Timing Microparameters
Symbol
-1
-2
-3
Unit
Min
Max
Min
Max
Min
Max
tSU
0.01
0.02
ns
tH
0.11
0.16
0.23
ns
tCO
0.32
0.45
0.67
ns
tLUT
0.85
1.20
1.77
ns
相關PDF資料 |
PDF描述 |
|---|---|
| EP20K60ERI208-3ES | FPGA |
| EP330-25MJB | UV-Erasable/OTP PLD |
| EP330SI-15 | UV-Erasable/OTP PLD |
| EP330-12CFN | UV-Erasable/OTP PLD |
| EP330-12CN | UV-Erasable/OTP PLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP20K60ERI208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERI240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERI240-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ERI240-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K60ETC144-1 | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 256 Macro 92 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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