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參數(shù)資料
| 型號(hào)： | EP20K100QC208-3V |
| 廠(chǎng)商： | Altera |
| 文件頁(yè)數(shù)： | 65/117頁(yè) |
| 文件大小： | 0K |
| 描述： | IC APEX 20K FPGA 100K 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計(jì)： | 53248 |
| 輸入/輸出數(shù)： | 159 |
| 門(mén)數(shù)： | 263000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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Altera Corporation
51
APEX 20K Programmable Logic Device Family Data Sheet
Notes to Table 15:
(1)
The PLL input frequency range for the EP20K100-1X device for 1x multiplication is 25 MHz to 175 MHz.
(2)
All input clock specifications must be met. The PLL may not lock onto an incoming clock if the clock specifications
are not met, creating an erroneous clock within the device.
(3)
During device configuration, the ClockLock and ClockBoost circuitry is configured first. If the incoming clock is
supplied during configuration, the ClockLock and ClockBoost circuitry locks during configuration, because the lock
time is less than the configuration time.
(4)
The jitter specification is measured under long-term observation.
(5)
If the input clock stability is 100 ps, tJITTER is 250 ps.
Table 16 summarizes the APEX 20K ClockLock and ClockBoost
parameters for -2 speed grade devices.
tSKEW
Skew delay between related
ClockLock/ClockBoost-generated clocks
500
ps
tJITTER
Jitter on ClockLock/ClockBoost-generated clock
200
ps
tINCLKSTB
Input clock stability (measured between adjacent
clocks)
50
ps
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices (Part 2 of 2)
Symbol
Parameter
Min
Max
Unit
Table 16. APEX 20K ClockLock & ClockBoost Parameters for -2 Speed Grade Devices
Symbol
Parameter
Min
Max
Unit
fOUT
Output frequency
25
170
MHz
fCLK1
Input clock frequency (ClockBoost clock multiplication
factor equals 1)
25
170
MHz
fCLK2
Input clock frequency (ClockBoost clock multiplication
factor equals 2)
16
80
MHz
fCLK4
Input clock frequency (ClockBoost clock multiplication
factor equals 4)
10
34
MHz
tOUTDUTY
Duty cycle for ClockLock/ClockBoost-generated clock
40
60
%
fCLKDEV
Input deviation from user specification in the Quartus II
software (ClockBoost clock multiplication factor equals
one) (1)
25,000 (2)
PPM
tR
Input rise time
5ns
tF
Input fall time
5ns
tLOCK
Time required for ClockLock/ ClockBoost to acquire
lock (3)
10
s
tSKEW
Skew delay between related ClockLock/ ClockBoost-
generated clock
500
ps
tJITTER
Jitter on ClockLock/ ClockBoost-generated clock (4)
200
ps
tINCLKSTB
Input clock stability (measured between adjacent
clocks)
50
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K100EBI356-2X | IC APEX 20KE FPGA 100K 356-BGA |
| ABB65DHAN | CONN EDGECARD 130PS R/A .050 SLD |
| ABB65DHAD | CONN EDGECARD 130PS R/A .050 SLD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| EP20K100QC240-1ES | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:FPGA |
| EP20K100QC240-2 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 CPLD - APEX 20K 416 Macro 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100QC240-2ES | 制造商:未知廠(chǎng)家 制造商全稱(chēng):未知廠(chǎng)家 功能描述:FPGA |
| EP20K100QC2403 | 制造商:Altera 功能描述:_ |
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