參數(shù)資料
型號(hào)： EP1K10
廠商： Altera Corporation
英文描述： ACEX 1K Programmable Logic Family(ACEX 1K 系列可編程邏輯)
中文描述： ACEX一千可編程邏輯系列（ACEX每1000系列可編程邏輯）
文件頁(yè)數(shù)： 53/84頁(yè)
文件大?。?/td> 1366K
代理商： EP1K10
Altera Corporation
53
Preliminary Information
ACEX 1K Programmable Logic Family Data Sheet
D
13
T
Figure 28. Synchronous Bidirectional Pin External Timing Model
Tables 22
through
26
describe the ACEX 1K device internal timing
parameters.
PRN
CLRN
D
Q
PRN
CLRN
D
Q
PRN
CLRN
D
Q
Dedicated
Clock
Bidirectional
Pin
Output Register
t
INSUBIDIR
t
INHBIDIR
t
OUTCOBIDIR
t
XZBIDIR
t
ZXBIDIR
OE Register
Input Register
Table 22. LE Timing Microparameters
Note (1)
Symbol
Parameter
Conditions
t
LUT
t
CLUT
t
RLUT
t
PACKED
t
EN
t
CICO
t
CGEN
t
CGENR
t
CASC
t
C
t
CO
t
COMB
t
SU
LUT delay for data-in
LUT delay for carry-in
LUT delay for LE register feedback
Data-in to packed register delay
LE register enable delay
Carry-in to carry-out delay
Data-in to carry-out delay
LE register feedback to carry-out delay
Cascade-in to cascade-out delay
LE register control signal delay
LE register clock-to-output delay
Combinatorial delay
LE register setup time for data and enable signals before clock; LE register
recovery time after asynchronous clear, preset, or load
LE register hold time for data and enable signals after clock
LE register preset delay
LE register clear delay
Minimum clock high time from clock pin
Minimum clock low time from clock pin
t
H
t
PRE
t
CLR
t
CH
t
CL
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PDF描述
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