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參數(shù)資料
| 型號(hào)： | EP1C6Q100C8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 83/104頁(yè) |
| 文件大小： | 763K |
| 代理商： | EP1C6Q100C8ES |
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Altera Corporation
January 2007
4–13
Preliminary
Timing Model
Figure 4–1
shows the memory waveforms for the M4K timing parameters
shown in
Table 4–23
.
Figure 4–1. Dual-Port RAM Timing Microparameter Waveform
Table 4–24. Routing Delay Internal Timing Microparameter Descriptions
Symbol
Parameter
t
R4
Delay for an R4 line with average loading; covers a distance
of four LAB columns
t
C4
Delay for an C4 line with average loading; covers a distance
of four LAB rows
t
LOCAL
Local interconnect delay
wrclock
wren
wraddress
data-in
reg_data-out
an-1
an
a0
a1
a2
a3
a4
a5
din-1
din
din4
din5
rdclock
a6
din6
unreg_data-out
rden
rdaddress
bn
b0
b1
b2
b3
doutn-2
doutn-1
doutn
doutn-1
doutn
dout0
t
WERESU
t
WEREH
t
DATACO1
t
DATACO2
t
DATASU
t
DATAH
t
WEREH
t
WERESU
t
WADDRSU
t
WADDRH
dout0
t
RC
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| EP1C6Q100I7ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q100I8ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q144C6ES | Cyclone FPGA Family Data Sheet |
| EP1C6Q144C7ES | Cyclone FPGA Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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