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參數(shù)資料
| 型號(hào)： | EP1C6Q100C8ES |
| 廠商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 氣旋的FPGA系列數(shù)據(jù)手冊(cè) |
| 文件頁(yè)數(shù)： | 49/104頁(yè) |
| 文件大小： | 763K |
| 代理商： | EP1C6Q100C8ES |
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Altera Corporation
January 2007
2–43
Preliminary
I/O Structure
The pin's datain signals can drive the logic array. The logic array drives
the control and data signals, providing a flexible routing resource. The
row or column IOE clocks,
io_clk[5..0]
, provide a dedicated routing
resource for low-skew, high-speed clocks. The global clock network
generates the IOE clocks that feed the row or column I/O regions (see
“Global Clock Network & Phase-Locked Loops” on page 2–29
).
Figure 2–30
illustrates the signal paths through the I/O block.
Figure 2–30. Signal Path through the I/O Block
Each IOE contains its own control signal selection for the following
control signals:
oe
,
ce_in
,
ce_out
,
aclr
/
preset
,
sclr
/
preset
,
clk_in
, and
clk_out
.
Figure 2–31
illustrates the control signal
selection.
Row or Column
io_clk[5..0]
io_datain
comb_io_datain
io_dataout
io_coe
oe
ce_in
ce_out
io_cce_in
aclr/preset
io_cce_out
sclr
io_caclr
clk_in
io_cclk
clk_out
dataout
Data and
Control
Signal
Selection
IOE
To Logic
Array
From Logic
Array
To Other
IOEs
io_csclr
相關(guān)PDF資料 |
PDF描述 |
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