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參數資料
| 型號： | ENC624J600-I/PT |
| 廠商： | Microchip Technology |
| 文件頁數： | 75/168頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ETHERNET CTRLR W/SPI 64-TQFP |
| 視頻文件： | Fast 100 Mbps Ethernet PICtail Plus Overview |
| 標準包裝： | 160 |
| 控制器類型： | 以太網控制器（IEEE 802.3） |
| 接口： | SPI |
| 電源電壓： | 3 V ~ 3.6 V |
| 電流 - 電源： | 96mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP |
| 供應商設備封裝： | 64-TQFP（10x10） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 684 (CN2011-ZH PDF) |
| 配用： | AC164132-ND - BOARD DAUGHTER PICTAIL ETHERNET |
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PIC18F2220/2320/4220/4320
DS39599G-page 164
2007 Microchip Technology Inc.
17.4
I2C Mode
The MSSP module in I2C mode fully implements all
master and slave functions (including general call sup-
port) and provides interrupts on Start and Stop bits in
hardware to determine a free bus (multi-master func-
tion). The MSSP module implements the standard
mode specifications, as well as 7-bit and 10-bit
addressing.
Two pins are used for data transfer:
Serial Clock (SCL) – RC3/SCK/SCL
Serial Data (SDA) – RC4/SDI/SDA
The user must configure these pins as inputs using the
TRISC<4:3> bits.
FIGURE 17-7:
MSSP BLOCK DIAGRAM
(I2C MODE)
17.4.1
REGISTERS
The MSSP module has six registers for I2C operation.
These are:
MSSP Control Register 1 (SSPCON1)
MSSP Control Register 2 (SSPCON2)
MSSP Status Register (SSPSTAT)
Serial Receive/Transmit Buffer (SSPBUF)
MSSP Shift Register (SSPSR) – Not directly
accessible
MSSP Address Register (SSPADD)
SSPCON1, SSPCON2 and SSPSTAT are the control
and status registers in I2C mode operation. The
SSPCON1 and SSPCON2 registers are readable and
writable. The lower six bits of the SSPSTAT are
read-only. The upper two bits of the SSPSTAT are
read/write.
SSPSR is the shift register used for shifting data in or
out. SSPBUF is the buffer register to which data bytes
are written to or read from.
SSPADD register holds the slave device address
when the MSSP is configured in I2C Slave mode.
When the MSSP is configured in Master mode, the
lower seven bits of SSPADD act as the Baud Rate
Generator reload value.
In receive operations, SSPSR and SSPBUF together
create a double-buffered receiver. When SSPSR
receives a complete byte, it is transferred to SSPBUF
and the SSPIF interrupt is set.
During transmission, the SSPBUF is not double-
buffered. A write to SSPBUF will write to both SSPBUF
and SSPSR.
Read
Write
SSPSR reg
Match Detect
SSPADD reg
Start and
Stop bit Detect
SSPBUF reg
Internal
Data Bus
Addr Match
Set, Reset
S, P bits
(SSPSTAT reg)
RC3/SCK/
Shift
Clock
MSb
LSb
RC4/SDI/
SDA
SCL
相關PDF資料 |
PDF描述 |
|---|---|
| ISL88694IH5 | IC ACCELERATOR SMBUS SOT-5 |
| GJM1555C1HR30BB01D | CAP CER 0.3PF 50V NP0 0402 |
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相關代理商/技術參數 |
參數描述 |
|---|---|
| ENC624J600T-I/PT | 功能描述:外圍驅動器與原件 - PCI 10/100 Base-T Stand alone Ethernet Ctrlr RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray |
| ENC624J600T-IML | 制造商:MICROCHIP 制造商全稱:Microchip Technology 功能描述:Stand-Alone 10/100 Ethernet Controller with SPI or Parallel Interface |
| ENC624J600T-IPT | 制造商:MICROCHIP 制造商全稱:Microchip Technology 功能描述:Stand-Alone 10/100 Ethernet Controller with SPI or Parallel Interface |
| ENC680D05B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| ENC680D-05B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:STD MOV |
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