參數(shù)資料
型號: DSP56321VF240
廠商: 飛思卡爾半導體(中國)有限公司
元件分類: 數(shù)字信號處理
英文描述: 24-Bit Digital Signal Processor
中文描述: 24位數(shù)字信號處理器
文件頁數(shù): 48/84頁
文件大小: 898K
代理商: DSP56321VF240
DSP56321 Technical Data, Rev. 11
2-28
Freescale Semiconductor
Specifications
2.4.11 JTAG Timing
Table 2-14.
JTAG Timing
No.
Characteristics
All frequencies
Unit
Min
Max
500
TCK frequency of operation (1/(T
C
×
3); absolute maximum 22 MHz)
TCK cycle time in Crystal mode
0.0
22.0
MHz
501
45.0
ns
502
TCK clock pulse width measured at 1.6 V
20.0
ns
503
TCK rise and fall times
0.0
3.0
ns
504
Boundary scan input data setup time
5.0
ns
505
Boundary scan input data hold time
24.0
ns
506
TCK low to output data valid
0.0
40.0
ns
507
TCK low to output high impedance
0.0
40.0
ns
508
TMS, TDI data setup time
5.0
ns
509
TMS, TDI data hold time
25.0
ns
510
TCK low to TDO data valid
0.0
44.0
ns
511
TCK low to TDO high impedance
0.0
44.0
ns
512
TRST assert time
100.0
ns
513
TRST setup time to TCK low
40.0
ns
Notes:
1.
2.
V
CCQH
= 3.3 V
±
0.3 V, V
CCQL
= 1.6 V
±
0.1 V; T
J
=
–40°C to +100 °C, C
L
= 50 pF.
All timings apply to OnCE module data transfers because it uses the JTAG port as an interface.
Figure 2-28.
Test Clock Input Timing Diagram
TCK
(Input)
V
M
V
M
V
IH
V
IL
501
502
502
503
503
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