參數(shù)資料
型號: DSP56321VF240
廠商: 飛思卡爾半導(dǎo)體(中國)有限公司
元件分類: 數(shù)字信號處理
英文描述: 24-Bit Digital Signal Processor
中文描述: 24位數(shù)字信號處理器
文件頁數(shù): 31/84頁
文件大小: 898K
代理商: DSP56321VF240
AC Electrical Characteristics
DSP56321 Technical Data, Rev. 11
Freescale Semiconductor
2-11
2.4.5
External Memory Expansion Port (Port A)
2.4.5.1 SRAM Timing
Table 2-8.
SRAM Timing
No.
Characteristics
Symbol
Expression
1
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
100 Address valid and AA
assertion pulse width
2
t
RC
, t
WC
(WS + 2)
×
T
C
4.0
[3
WS
7]
(WS + 3)
×
T
C
4.0
[WS
8]
0.75
×
T
C
– 3.0
[WS = 3]
1.25
×
T
C
– 3.0
[WS
4]
WS
×
T
C
4.0
[WS = 3]
(WS
0.5)
×
T
C
4.0
[WS
4]
1.25
×
T
C
4.0
[3
WS
7]
2.25
×
T
C
4.0
[WS
8]
(WS + 0.75)
×
T
C
5.8
[WS
3]
(WS + 0.25)
×
T
C
6.5
[WS
3]
21.0
51.0
18.8
46.0
16.9
41.9
15.0
36.0
ns
ns
101 Address and AA valid to
WR assertion
t
AS
0.75
3.25
0.41
2.69
0.13
2.21
–0.27
1.54
ns
ns
102 WR assertion pulse width
t
WP
11.0
13.5
9.65
11.93
8.51
10.6
6.9
8.72
ns
ns
103 WR deassertion to
address not valid
t
WR
2.25
7.25
1.69
6.24
1.21
5.38
0.54
4.18
ns
ns
104 Address and AA valid to
input data valid
t
AA
, t
AC
12.9
11.2
9.8
7.84
ns
105 RD assertion to input data
valid
t
OE
9.75
8.29
7.05
5.31
ns
106 RD deassertion to data
not valid (data hold time)
t
OHZ
0.0
0.0
0.0
0.0
ns
107 Address valid to WR
deassertion
2
t
AW
(WS + 0.75)
×
T
C
4.0
[WS
3]
(WS
0.25)
×
T
C
5.4
[WS
3]
14.75
13.06
11.64
9.63
ns
108 Data valid to WR
deassertion (data setup
time)
t
DS
(t
DW
)
8.35
7.11
6.07
4.6
ns
109 Data hold time from WR
deassertion
t
DH
1.25
×
T
C
4.0
[3
WS
7]
2.25
×
T
C
4.0
[WS
8]
0.25
×
T
C
4.0
[WS
=
3]
–0.25
×
T
C
4.0
[WS
4]
1.25
×
T
C
2.25
7.25
1.69
6.23
1.21
5.38
0.54
4.18
ns
ns
110 WR assertion to data
active
–2.75
–5.25
–2.86
–5.14
–2.96
–5.04
–3.1
–4.91
ns
ns
111 WR deassertion to data
high impedance
6.25
5.69
5.21
4.55
ns
112 Previous RD deassertion
to data active (write)
2.25
×
T
C
4.0
7.25
6.23
5.38
4.18
ns
113 RD deassertion time
1.75
×
T
C
3.0
[3
WS
7]
2.75
×
T
C
3.0
[WS
8]
2.0
×
T
C
3.0
[3
WS
7]
3.0
×
T
C
3.0
[WS
8]
5.75
10.75
4.96
9.51
4.3
8.47
3.36
7.0
ns
ns
114 WR deassertion time
4
7.0
12.0
6.1
10.6
5.3
9.5
4.27
7.91
ns
ns
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