參數(shù)資料
型號： DS3184+
廠商： Maxim Integrated Products
文件頁數(shù)： 3/400頁
文件大?。?/td> 0K
描述： IC PACKET PHY W/LIU 400-CSBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 40
類型： 調(diào)幀器
應(yīng)用： 數(shù)據(jù)傳輸
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 管件
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DS3181/DS3182/DS3183/DS3184
100
10.2.1.2.2 LIU Enabled - CLAD Timing Enabled – no LB
In this mode, the receive LIU sources the clock for the receive logic and one of the CLAD clocks sources the clock
for the transmit logic.
10.2.1.2.3 LIU Disabled - CLAD Timing Disabled – no LB
In this mode, the RLCLKn pins source the clock for the receive logic and the TCLKIn pins source the clock for the
transmit logic.
10.2.1.2.4 LIU Disabled - CLAD Timing Enabled – no LB
In this mode, the RLCLKn pins source the clock for the receive logic and one of the CLAD clocks sources the clock
for the transmit logic.
10.2.2 Sources of Clock Output Pin Signals
The clock output pins can be sourced from many clock sources. The clock sources are the transmit input clocks
pins (TCLKIn), the receive clock input pins (RLCLKn), the recovered clock in the receive LIUs, and the clock
signals in the clock rate adapter circuit (CLAD). The default clock source for the receive logic is the RLCLKn pin if
the LIU is disabled; otherwise the default clock is sourced from the RX LIU clock when the RX LIU is enabled. The
default clock source for the transmit logic is the CLAD clocks.
The LIU is enabled based on the line mode bits (LM[2:0]) (See Table 10-33). The bits LM[2:0], LBM[2:0], LOOPT
and CLADC are located in the port configuration registers. LIUEN is not a register bit; it is a variable based on the
line mode bits. LIUEN is also zero (LIU disabled) when an “-OHM” mode is selected. Table 10-1 decodes the LM
bits for LIUEN selection.
Table 10-1. LIU Enable Table
LM[2:0]
LIUEN
LIU
STATUS
000
0
Disabled
001
1
Enabled
010
1
Enabled
011
1
Enabled
1XX
0
Disabled
Table 10-2 identifies the framer clock source and the line clock source depending on the mode that the device is
configured. Putting the device in loopback will typically mux in a different clock than the normal clock source.
Table 10-2. All Possible Clock Sources Based on Mode and Loopback
MODE
LOOPBACK
RX FRAMER
CLOCK
SOURCE
TX FRAMER
CLOCK
SOURCE
TX LINE
CLOCK
SOURCE
Loop Timed
Any
RLCLKn or
RXLIU
Same as RX
Normal
None
RLCLKn or
RXLIU
TCLKIn or
CLAD
Same as TX
Normal
LLB
RLCLKn or
RXLIU
TCLKIn or
CLAD
Same as RX
Normal
PLB
RLCLKn or
RXLIU
Same as RX
Normal
DLB
Same as TX
TCLKIn or
CLAD
Same as TX
Normal
LLB and DLB
Same as TX
TCLKIn or
CLAD
RLCLKn or
RXLIUn
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PDF描述
MAX4507CWN IC SIGNAL LINE PROTECTOR 18-SOIC
MAX4507CAP IC SIGNAL LINE PROTECTOR 20-SSOP
LFXP20C-4F484I IC FPGA 19.7KLUTS 340I/O 484-BGA
MAX4505EUK-T IC SIGNAL LINE PROTECTOR SOT23-5
LFXP20E-4FN484I IC FPGA 19.7KLUTS 484FPBGA
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參數(shù)描述
DS3184+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS3184DK 功能描述:網(wǎng)絡(luò)開發(fā)工具 RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V
DS3184N 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS3184N+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS318PIN 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC
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