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參數(shù)資料
| 型號(hào)： | DS3172N |
| 英文描述： | Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers |
| 中文描述： | 單/雙/三/四DS3/E3單芯片收發(fā)器 |
| 文件頁(yè)數(shù)： | 176/232頁(yè) |
| 文件大小： | 2133K |
| 代理商： | DS3172N |
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DS3171/DS3172/DS3173/DS3174
176 of 232
12.9 DS3/E3 Framer
12.9.1 Transmit DS3
The transmit DS3 utilizes two registers.
Table 12-23. Transmit DS3 Framer Register Map
Address
(1,3,5,7)18h T3.TCR
(1,3,5,7)1Ah T3.TEIR
(1,3,5,7)1Ch
(1,3,5,7)1Eh
Register
Register Description
T3 Transmit Control Register
T3 Transmit Error Insertion Register
Reserved
Reserved
--
--
12.9.1.1 Register Bit Descriptions
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bit #
Name
Default
T3.TCR
T3 Transmit Control Register
(1,3,5,7)18h
15
--
0
14
--
0
13
--
0
12
11
10
9
--
0
8
--
0
PBGE
0
TIDLE
0
CBGD
0
7
--
0
6
--
0
5
4
3
2
1
0
TFEBE
0
AFEBED
0
TRDI
0
ARDID
0
TFGC
0
TAIS
0
Bit 12: P-bit Generation Enable (PBGE)
– When 0, Transmit Frame Processor P-bit generation is disabled. If
transmit frame generation is also disabled, the P-bit overhead periods in the incoming DS3 signal will be passed
through to overhead insertion. When 1, Transmit Frame Processor P-bit generation is enabled. The P-bit overhead
periods in the incoming DS3 signal will be overwritten even if transmit frame generation is disabled
Bit 11: Transmit DS3 Idle Signal (TIDLE)
–
0 = Transmit DS3 Idle signal is not inserted
1 = Transmit DS3 Idle signal is inserted into the DS3 frame.
Bit 10: C-bit Generation Disable (CBGD)
(M23 mode only) – When 0, Transmit Frame Processor C-bit
generation is enabled. The C-bit overhead periods in the incoming M23 DS3 signal will be overwritten with zeros.
When 1, Transmit Frame Processor C-bit generation is disabled. The C-bit overhead periods in the incoming M23
DS3 signal will be treated as payload, and passed through to overhead insertion. This bit is ignored in C-bit DS3
mode.
Bit 5: Transmit FEBE Error (TFEBE)
– When automatic far-end block error generation is defeated (AFEBED = 1),
the inverse of this bit is inserted into the bits C
41
, C
42
, and C
43
. Note: a far-end block error value of zero (TFEBE=1)
indicates a far-end block error. This bit is ignored in M23 DS3 mode.
Bit 4: Automatic FEBE Defeat (AFEBED)
– When 0, a far-end block error is automatically generated based upon
the receive C-bit parity errors or framing errors. When 1, a far-end block error is inserted from the register bit
TFEBE. This bit is ignored in M23 DS3 mode.
Bit 3: Transmit RDI Alarm (TRDI)
– When automatic RDI generation is defeated (ARDID = 1), the inverse of this
bit is inserted into the X-bits (X
1
and X
2
). Note: an RDI value of zero (TRDI=1) indicates an alarm.
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