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參數資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 4/384頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應用： | 測試設備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
Table 10-6. Transmit Framer Pin Signal Timing Source Select
LOOPT
LBM[2:0]
C
L
ADC
TFTS
Valid Timing to These Clock Pins
1
XXX
X
0
TCLKOn, TLCLKn, RCLKOn
1
XXX
X
1
RLCLKn
0
PLB (011) or DLB (100) or
ALB(001)
X
0
TCLKOn, TLCLKn, RCLKOn
0
DLB&LLB (110)
X
0
TCLKOn, RCLKOn
0
LLB (010)
X
0
TCLKOn
0
not LLB, DLB or PLB (00X)
X
0
TCLKOn, TLCLKn
0
not PLB (011)
0
1
No valid timing to any input clock pin
0
not PLB (011)
1
TCLKIn
0
PLB (011)
X
1
RLCLKn
10.2.3.3 Receive Line Interface Pin Timing Source Selection
(RPOSn/RDATn, RNEGn/RLCVn/ROHMIn)
The receive line interface signal pin group must be clocked in with the RLCLK clock input pin.
10.2.3.4 Receiver Framer and Fractional Pin Timing Source Selection
(RSERn, RSOFOn/RDENn/RFOHENOn, RFOHENIn/RPDENIn, RPDATn)
The receive framer and fractional signal pin group has the same functional timing clock source as the RCLKOn pin
described in Table 10-4.
Other clock pins can be used for the external timing. The RCLKOn receive clock output pin is always a valid output
clock for external logic to use for these signals when PORT.CR3.RFTS=0.
The receive framer and fractional timing select bit (RFTS) is used to select input or output clock pin timing. When
RFTS=0, output clock timing is selected. When RFTS=1, input clock timing is selected. If RFTS is set for input
clock timing and an output clock pin is used, or if RFTS is set for output clock timing and an input clock pin is used,
then the setup, hold and delay timings, as specified in Table 18-1, will not be valid. There are some combinations
of RFTS=1 and other modes in which there is no input clock pin available for external timing since the clock source
is derived internally from the CLAD.
Table 10-7. Receive Framer Pin Signal Timing Source Select
LOOPT
LBM[2:0]
C
L
ADC
RFTS
Valid Timing to These Clock Pins
1
XXX
X
0
RCLKOn, TLCLKn, TCLKOn
1
XXX
X
1
RLCLKn
0
PLB (011) or DLB (100) or
ALB(001)
X
0
RCLKOn, TLCLKn, TCLKOn
0
DLB&LLB (110)
X
0
RCLKOn, TCLKOn
0
LLB (010)
X
0
RCLKOn, TLCLKn
0
not LLB, DLB or PLB (00X)
X
0
RCLKOn
0
DLB (100) or LLB&DLB(110)
0
1
No valid timing to any input clock pin
0
DLB (100) or LLB&DLB(110)
1
TCLKIn
0
not DLB (100) and
not LLB&DLB(110)
X
1
RLCLKn
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
|---|---|
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