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參數(shù)資料
| 型號： | DS3164N |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 20/384頁 |
| 文件大小： | 0K |
| 描述： | IC QUAD ATM/PACKET PHY 400-PBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 類型： | PHY 收發(fā)器 |
| 應用： | 測試設備 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-BBGA |
| 供應商設備封裝： | 400-PBGA（27x27） |
| 包裝： | 托盤 |
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DS3161/DS3162/DS3163/DS3164
Table 10-16 lists the LAIS decodes for various line AIS enable modes.
Table 10-16. Line AIS Enable Modes
LAIS[1:0]
Frame Mode
Description
AIS Code
00
DS3
Automatic AIS when DLB is enabled (PORT.CR4.LBM = 1XX)
DS3AIS
00
E3
Automatic AIS when DLB is enabled
UA1
00
Clear Channel
Automatic AIS when DLB is enabled
UA1
01
Any
Send UA1
UA1
10
DS3
Send AIS
DS3AIS
10
E3 or Clear Channel
Send AIS
UA1
11
Any
Disable
none
Table 10-17 lists the PAIS decodes for various payload AIS enable modes.
Table 10-17. Payload (downstream) AIS Enable Modes
PAIS[2:0]
When AIS is sent
AIS Code
000
Always
UA1
001
When LLB (no DLB) active
UA1
010
When PLB active
UA1
011
When LLB(no DLB) or PLB active
UA1
100
When LOS (no DLB) active
UA1
101
When OOF active
UA1
110
When OOF, LOS. LLB (no DLB), or
PLB active
UA1
111
Never
none
10.5.4 Loop Timing Mode
Loop timing mode is enabled by setting the PORT.CR3.LOOPT bit. This mode replaces the clock from the TCLKIn
pin with the internal receive clock from the RLCLKn pin. The loop timing mode can be activated in any framing or
line interface mode.
10.5.5 HDLC Overhead Controller
There is a single HDLC controller for use in line maintenance protocols. The DS3, E3 and PLCP framers share the
same HDLC controller. Since the PLCP and DS3 or E3 framers can potentially use the HDLC controller at the
same time, there is a select bit in the port control register to chose which one uses the HDLC controller
(PORT.CR1.HDSEL). The port that does not get access to the HDLC controller will transmit all ones in the
overhead bits that the HDLC controller would connect to. The external overhead ports can be used to connect to
an external HDLC controller if both framers need the function.
The data signal to the receive HDLC controller will be forced to a one while still being clocked when the framer
(DS3, E3, or PLCP), to which the HDLC is connected, detects LOF or AIS. Forcing the data signal to all ones will
cause an HDLC packet abort if the data started to look like a packet instead of allowing a bad, and possibly very
long, HDLC packet.
相關PDF資料 |
PDF描述 |
|---|---|
| AMC22DRYN-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| AMC22DRYH-S93 | CONN EDGECARD 44POS DIP .100 SLD |
| 24LC00-I/SN | IC EEPROM 128BIT 400KHZ 8SOIC |
| 24AA08T-I/MNY | IC EEPROM 8KBIT 400KHZ 8TDFN |
| HMC35DRYI-S13 | CONN EDGECARD 70POS .100 EXTEND |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DS3166 | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA - Trays |
| DS3166N | 制造商:Maxim Integrated Products 功能描述:6 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS3168 | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEBGA - Trays |
| DS3168N | 制造商:Maxim Integrated Products 功能描述:8 PORT ATM/PHY 676-TEPBGA IND - Trays |
| DS316CC-F8 | 制造商:Enhance Technology 功能描述:ULTRASTOR DS SPARE PART: ONE (1) 6G SAS JBOD CONTROLLER KIT - Bulk |
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