參數(shù)資料
型號: DS3164N
廠商: Maxim Integrated Products
文件頁數(shù): 159/384頁
文件大?。?/td> 0K
描述: IC QUAD ATM/PACKET PHY 400-PBGA
產(chǎn)品培訓模塊: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝: 1
類型: PHY 收發(fā)器
應用: 測試設備
安裝類型: 表面貼裝
封裝/外殼: 400-BBGA
供應商設備封裝: 400-PBGA(27x27)
包裝: 托盤
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DS3161/DS3162/DS3163/DS3164
Register Name:
BERT.SR
Register Description:
BERT Status Register
Register Address:
(0,2,4,6)6Ch
Bit #
15
14
13
12
11
10
9
8
Name
--
Bit #
7
6
5
4
3
2
1
0
Name
--
PMS
--
BEC
OOS
Bit 3: Performance Monitoring Update Status (PMS) – This bit indicates the status of the receive performance
monitoring register (counters) update. This bit will transition from low to high when the update is completed. PMS
will be forced low when the LPMU bit (PMUM = 0) or the global or port PMU bit (PMUM=1) goes low.
Bit 1: Bit Error Count (BEC) – When 0, the bit error count is zero. When 1, the bit error count is one or more.
This bit is cleared when the user updates the BERT counters via the PMU bit (BERT.CR).
Bit 0: Out Of Synchronization (OOS) – When 0, the receive pattern generator is synchronized to the incoming
pattern. When 1, the receive pattern generator is not synchronized to the incoming pattern.
Register Name:
BERT.SRL
Register Description:
BERT Status Register Latched
Register Address:
(0,2,4,6)6Eh
Bit #
15
14
13
12
11
10
9
8
Name
--
Bit #
7
6
5
4
3
2
1
0
Name
--
PMSL
BEL
BECL
OOSL
Bit 3: Performance Monitoring Update Status Latched (PMSL) – This bit is set when the PMS bit transitions
from 0 to 1.
Bit 2: Bit Error Latched (BEL) – This bit is set when a bit error is detected.
Bit 1: Bit Error Count Latched (BECL) – This bit is set when the BEC bit transitions from 0 to 1.
Bit 0: Out Of Synchronization Latched (OOSL) – This bit is set when the OOS bit changes state.
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PDF描述
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24AA08T-I/MNY IC EEPROM 8KBIT 400KHZ 8TDFN
HMC35DRYI-S13 CONN EDGECARD 70POS .100 EXTEND
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參數(shù)描述
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