(VDD " />
參數(shù)資料
型號(hào)： DS2174Q+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 15/24頁(yè)
文件大?。?/td> 0K
描述： IC BERT ENHANCED 44-PLCC
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 26
功能： 增強(qiáng)型位誤碼率測(cè)試器（EBERT）
接口： E1，J1，T1
電路數(shù)： 1
電源電壓： 3 V ~ 3.6 V
電流 - 電源： 50mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 44-PLCC（16.59x16.59）
包裝： 管件
包括： 錯(cuò)誤計(jì)數(shù)器，樣式發(fā)生器和檢測(cè)器
DS2174
22 of 24
6.2 Data Interface
Figure 6-3. Transmit Interface Timing
Table 6-C. TRANSMIT DATA TIMING
(VDD = 3.0V to 3.6V, TA = 0°C to +70°C for DS2174Q; VDD = 3.0V to 3.6V, TA = -40°C to +85°C
for DS2174QN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS NOTES
TCLK Clock Period (Nibble/Byte Mode)
tCYC
12.5
ns
TCLK High Time (Nibble/Byte Mode)
tPWH
5.0
tCYC
ns
TCLK Low Time (Nibble/Byte Mode)
tPWL
5.0
tCYC
ns
TCLK Clock Period (Bit Mode)
tCYC
6.45
ns
3
TCLK High Time (Bit Mode)
tPWH
2.0
tCYC
ns
3
TCLK Low Time (Bit Mode)
tPWL
2.0
tCYC
ns
3
TCLK_EN Setup Time Before TCLK
tSU
2.5
ns
TCLK_EN Hold Time After TCLK
tH
2.5
ns
TCLKO Output Delay After TCLK
tOD
6.0
ns
1
TCLKO High Time (Nibble/Byte Mode)
tPWH(1)
5.0
ns
1
TCLKO High Time (Bit Mode)
tPWH(1)
2.0
ns
1, 3
TDAT Output Delay After TCLKO
tOD(1)
5.0
ns
1, 2
NOTES:
1) 20pF load.
2) TDAT follows falling edge of TCLKO if CR4.5 = 0, rising edge if CR4.5 = 1.
3) Guaranteed by design.
TCLK
TDAT
TCLKO
TCLK_EN
t
CYC
t
PWH
t
PWL
t
H
t
SU
t
PWH(1)
t
OD
t
OD(1)
GAPPED CLOCK
DATA OUT
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